随笔分类 -  verilog

modelsim一些error（warning）的原因
摘要：端口匹配问题 Too few port connections. Expected 37, found 36. verilog文件的module声明中，最后一个端口多加了","号 rom仿真 1. rom的初始化文件（hex）需要放到modelsim工程文件夹下 fifo ac... 阅读全文

posted @ 2015-06-24 14:12 kdurant 阅读(3065) 评论(0) 推荐(0)

[verilog] inout端口处理
摘要：#概括用于连接单元的连线是最常见的wire类型。wire与三态线(tri)网语法和语义一致。- 如果没有驱动器连接到网络类型的变量上，则该变量就是高阻的，即其值为**z**- **wire**型变量通常是用来表示单个门驱动或连续赋值语句驱动的网络型数据- 三态线可以用于描述多个驱动源驱动同一根线的线... 阅读全文

posted @ 2015-06-18 21:46 kdurant 阅读(1177) 评论(0) 推荐(0)

[verilog]常用任务之模拟UART Rxd引脚输入数据
摘要：## 首先要声明一个2维数组，用来存放文件里的数据```verilogreg [7:0] DataMem[0:127] ;```## 在initial语句块中将文件数据读入到数组里```verilog$readmemh("DataMem.txt",DataMem)... 阅读全文

posted @ 2014-12-30 13:03 kdurant 阅读(537) 评论(0) 推荐(0)

testbench常用任务之SPI slave输出数据
摘要：模仿了SPI master从SPI slave读取数据的MiSO数据状态每8个clk后读取的数据加1用的一些额外寄存器需要自己声明和初始化//-------------------------------------------------------------------------//send... 阅读全文

posted @ 2012-11-23 16:04 kdurant 阅读(946) 评论(0) 推荐(0)

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