摘要： 大家进行芯片验证时，一般都会遇到仿真速度很慢、效率不高的问题。目前发现了一个方法可以debug上述问题。即，利用NC的profiler工具。关于profiler工具，我把文档《Cadence® NC-Verilog® Simulator Help》中的原文贴出来：The profiler is a t... 阅读全文

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摘要： 原文地址：http://bbs.eetop.cn/thread-442797-1-8.html写这个文档的目的是让大家对搭建SoC项目的Testbench有一个比较清晰的认识，可以根据这个文档来一步一步的搭建起一个SoC项目的基本的testbench。本文档重点是指导大家搭建基本环境，以及能解决搭建... 阅读全文

摘要： 原文地址：http://bbs.eetop.cn/viewthread.php?tid=452518&extra=&authorid=828160&page=1在新的项目中再次用到了UVM，距离上次项目自己写UVM代码已经快一年，所以很多UVM的细节东西自己也记不太清楚了，只能记得UVM各个点的主线... 阅读全文

摘要： 原文地址：http://bbs.eetop.cn/viewthread.php?tid=383872&extra=&authorid=828160&page=1 我相信很多朋友都在坛子里下载过一份《UVM1.1应用指南和源代码分析》的资料，我很佩服这位前辈，我也从中收益匪浅，但是可惜在讲... 阅读全文

摘要： 更新htc sense7.0后，手机无限重启。网上搜了一下，是和谷歌框架冲突的原因，但是机子本身没有root，删除不了gms。只能死马当活马医，把能看到google应用都给删了，就解决了。步骤：1 长按电源键+音量下键，进入安全模式；2 删除chrome、删除google map等所有谷歌应用；3 ... 阅读全文

摘要： 1.需要设置CPU最大运行周期数max_cycle，以防止case死掉1 always@(posedge clkcpu) begin2 cycle_count=cycle_count+1;3 if(cycle_count>test.max_cycle) fail_finish;4 end2.需要... 阅读全文

摘要： 本文是记录项目过程中遇到的奇巧淫技，如有遗漏或者不足，请大家改正和补充，谢谢。随着深亚微米技术的普及与发展，leakage功耗在整个功耗中的比重越来越大，比如45nm下，已经占到了60%以上，所以低功耗解决方案应运而生。目前已经有一套标准的低功耗设计流程，流程有CPF（cadence主导）和UPF（... 阅读全文

摘要： 做ASIC验证的童鞋们可以学学SystemVerilog DPI，它允许Verilog代码直接调用C或者C++子程序，且比Verilog PLI简单。与PLI的比较可参考如下文章：中文：http://www.moditek.com/expofile/stuart-pli-dpi.pdf英文：http://www.sutherland-hdl.com/papers/2004-SNUG-paper_Verilog_PLI_versus_SystemVerilog_DPI.pdf最近使用DPI搭了个基于NIST标准的RM以验证硬件实现后的加密模块blockcipher，import到testbenc 阅读全文

摘要： 原文地址：http://bbs.eetop.cn/thread-318775-1-4.htmlQ：验证的目的？A：发现Bug，发现所有的Bug，或者证明没有Bug（转自夏晶的帖子）Q：对验证工程师的要求？A：Hacker mentality，Organized testing，Tool automation。 也就是，如何做更多的testcase、如何覆盖更多的测试点、如何充分的利用服务器、如何尽可能最大化的自动比对。 强调一下：“注重细节”是验证工程师一个非常非常好的工作习惯。Q：语言、方法学有多重要？A：我的观点是：这两个都不重要。做事情的是验证工程师，来源是Spec，所以Testpl.. 阅读全文