2016年1月22日

写写我的硕士三年【zz】

摘要: 昨天我们组的10bit-40M ADC测出来了,自己终于能松口气,可以无牵无挂的毕业了。晚上老板bg全组毕业生,喝了很多,我对老板说:"这3年在组里,我是把它当作事业来做的!"是的,虽然这3年里,挫折可能多于成功,欢乐永远与痛苦交织,但不论是技术还是处事,甚至在酒量上,都是我经受磨练、提高最多的3年... 阅读全文

posted @ 2016-01-22 16:34 jyaray 阅读(1572) 评论(1) 推荐(2) 编辑

利用profiler工具提高NC-Verilog仿真效率

摘要: 大家进行芯片验证时,一般都会遇到仿真速度很慢、效率不高的问题。目前发现了一个方法可以debug上述问题。即,利用NC的profiler工具。关于profiler工具,我把文档《Cadence® NC-Verilog® Simulator Help》中的原文贴出来:The profiler is a t... 阅读全文

posted @ 2016-01-22 11:37 jyaray 阅读(1836) 评论(0) 推荐(0) 编辑

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