随笔分类 -  FPGA

Verilog代码风格
摘要：将时序逻辑和组合逻辑分开写这样，在时序逻辑"alwas @ (posedge sclk or negedge rst)"中使用非阻塞赋值(<=)在阻塞赋值时，在赋值前加上时延 #1，以在仿真时模拟真实电路的延时。在组合逻"alwas @(*)"辑中使用阻塞赋值(=) 阅读全文
posted @ 2013-04-29 09:29 米其林轮船 阅读(156) 评论(0) 推荐(0)