【深入浅出玩转FPGA】学习笔记_设计技巧
摘要：
一、基本语法 （一）可综合的Verilog语法子集 硬件设计的精髓是力求用最简单的语句描述最复杂的硬件。 常用的RTL语法结构： 模块声明：module……endmodule。 端口声明：input，output，inout。 信号类型：wire，reg（最常用）；tri，integer（一般用在测 阅读全文
posted @ 2021-10-18 19:45 意料之中kk 阅读(747) 评论(0) 推荐(0)
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