竹韵悠扬

摘要： ERROR： Memory overflow. Write to Address 7000fe with data xxxxxxxxxxxxxxxx4634899aabe03499 will be lost You must increase the MEM_BITS parameter of de 阅读全文

摘要： 转自：https://blog.csdn.net/bcs_01/article/details/79803304 转自：https://blog.csdn.net/wonder_coole/article/details/79618696 1.VCS的仿真选项分编译（compile-time）选项和 阅读全文

摘要： programmable language interface 这里就说给verilog用的一些系统函数，还是无双大大的帖子 首先介绍了怎么让你自己写的pli系统函数在ncverilog里面可以成功调用。 http://www.cnblogs.com/oomusou/archive/2009/03/ 阅读全文

摘要： 在把RTL工程封装成IP的时候，如果工程中的代码中含有global include中定义的参数，则vivado不支持该参数文件的封装。出现IP_FLOW 19-4646的错误代码，解决方法： 1、在用到宏定义变量的v文件中都需要用“ `include ”引用； 2、include的路径：如果A.v需 阅读全文

摘要： 10G以太网光口与高速串行接口的使用越来越普遍，本文拟通过一个简单的回环实验，来说明在常见的接口调试中需要注意的事项。各种Xilinx FPGA接口学习的秘诀：Example Design。欢迎探讨。 一、实验目的 为实现大容量交换机与高速率通信设备之间的高效数据传输，高速接口的理解与使用愈发显现出 阅读全文

摘要： https://zhuanlan.zhihu.com/p/32786076 最近接触到一个项目，需要使用PCIE协议，项目要求完成一个pcie板卡，最终可以通过电脑进行通信，完成电脑发送的指令。这当中需要完成硬件部分，使用FPGA板实现，同时需要编写Windows下的驱动编写。初次接触到PCIE协议 阅读全文

摘要： http://xilinx.eetrend.com/content/2019/100044286.html 从 Vivado 2019.1 版本开始，Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。 Vivado IDE 和 Tcl 命令批处理模式都 阅读全文

摘要： https://zhuanlan.zhihu.com/p/46052855 本来写了一篇关于高速收发器的初步调试方案的介绍，给出一些遇到问题时初步的调试建议。但是发现其中涉及到很多概念。逐一解释会导致文章过于冗长。所以单独写一篇基本概念的介绍，基于Xilinx 7系列的GTX。 需要说明，文本只是初 阅读全文

摘要： 1、2GB的single rank SODIMMs配置pin还是和以前一样没有问题； 2、8GB SODIMMs配置pin需要注意4点： (1)、所有的DDR3引脚都需要在连续的BANK上，例如Z7100的BANK33/34/35； (2)、address信号线和control信号线必须在同一个BA 阅读全文

摘要： 1、vivado 2017.4的VCS仿真文件为：filename_sim_netlist.v 2、VCS查看版本命令： -v verbose mode 3、查看跨时钟域违例信息命令 ：先cd {路径}到目标文件夹；再运行 report_cdc -details -file filename_cdc 阅读全文