随笔分类 -  Xilinx FPGA

摘要：在xilinx的SDK下生成boot.bin的过程,有时非常让人恼火...得手动选几个文件xx.fsbl, xx.bit, xx.elf.....选来选去的非常麻烦,而且SDK还常常Browse时...还不指定在当前工程目录下...所以,我一怒之下,想写个批处理...没有写出来...拖延症严重.. ... 阅读全文

摘要：ZYNQ中的双核处理器Cortex-A9中使用的Neon协处理器,先了解一下neon,引用ARM的原文,The ARM® NEON™ general-purpose SIMD engine efficiently processes current and future multimedia formats, enhancing the user experience.NEON technology can accelerate multimedia and signal processing algorithms such as video encode/decode, 2D/3D 阅读全文

摘要：今天看了篇博客,是拿altera的芯片和软件作例子的,讲同步异步复位的:http://blog.sina.com.cn/s/blog_bff0927b0101aaii.html还有一个博客,http://bbs.ednchina.com/BLOG_ARTICLE_201656_2.HTM想起这本书也讲过,顺便说一下,这是一本非常好的书!拿 ISE实验了一下,器件选了ZC702,发现看到的RTL级电路,都不一样,个人觉得现在的FPGA与综合工具都很智能了,很多小问题都不用太在意,比如下面这几个例子中,ISE会自动选择不同的D触发器去适应...then why bother...同事也常说,好的时 阅读全文

摘要：在xilinx ZC7020的片子上做的实验;[结论]普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";具体内部布局分配可以通过 Xilinx的FPGA Editor来查看,ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档 [Demo1] 1 // demo1 two bufg connect 2 3 module iobuf( 4 5 input clk, 6 7 input rst, 8 9 output led1... 阅读全文