随笔分类 - SystemVerilog
SystemVerilog的学习与练习
摘要：在学习SystemVerilog读取文件时，练习读取自身的代码，代码如下： 1 module Test; 2 int file; 3 4 initial 5 begin 6 string s; 7 file = $fopen("TestFile.sv", "r"); 8 while(!$feof(f
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摘要：睡前读书，《SystemVerilog验证测试平台编写指南（原书第三版）》，2023年3月第一版，第一次印刷。 [例2.60]，代码中COLOR_e在c2赋值时，改成了小写。修正后，加上module声明的代码如下： 1 module Test; 2 typedef enum {RED, BLUE,
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摘要：结合《SystemVerilog验证测试平台编写指南》和《FPGA应用开发和仿真》，在gVim里敲代码，学习一下接口的用法。 1 interface membus 2 #( 3 parameter LEN = 256, DW = 8 4 ) 5 ( 6 input wire clk, 7 input
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摘要：《SystemVerilog验证测试平台编写指南》，刚刚学完队列和结构体，就想练习一下。 1 module TestStruct; 2 typedef struct packed 3 { 4 bit [7:0] addr; 5 bit [7:0] pr; 6 bit [15:0] data; 7 }
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摘要：在学习状态机的编码方式，按照我个人的理解，将电路划分为输入方程，状态方程，输出方程。时序电路的设计，大多都是遵循这三个方程来进行。 在输出方程里，有两种描述方法： // 输出方程：方案一 assign sm_out = ( current_state == state_C ); // 输出方程：方案
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摘要：在自己的电脑里安装了Questa Intel Starter和ModelSim Starter版本，因为不熟悉Questa，但是搜索了一下，发现它和ModelSim几乎是完全一样的。准备后续尽可能多的练习Questa的使用。 在Verilog里很多教材都会提供代码和生成的电路，今早用Questa试了
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摘要：在淘宝买了大西瓜的FPGA开发板，准备结合实物理解一下FPGA代码。为什么选择大西瓜呢，因为便宜。虽然闲鱼可能有更便宜的开发板，但我没有闲鱼的账号。 数码管部分的电路是这样的： 这对于强迫症来说，有点不太友好，正好因为不用说都知道的原因，需要练习一下KiCAD，就重画了一下，画完的效果如下： 我的强
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摘要：最近开始学习verilog，也看了一点SystemVerilog，顺带折腾了一下常用的开发环境。 经过反复折腾，适合学习verilog语言本身的，感觉还是iverilog简单，写完测试，打印输出，速度比较快，还可以gtkwave看看波形。其他无论使用Quartus还是Vivado都有点慢。 如果学习
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摘要：我使用ModelSim的Starter版学习， 在这一段代码上报错： module TestArray; int j = 1, q2[$] = {3,4}, q[$]={0,2,5}; initial begin //q.insert(1, j); //q.insert(3,q2); q.delet
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摘要：慢慢开始摸索FPGA仿真软件的用法，渐渐熟悉，用起来和C++的IDE也差不多的感觉。 同一段代码，在Quartus下，编译后的逻辑图如下图所示： 这图与我那本N年前在书店5块钱购买的《精通Verilog HDL语言编程》有点不太一样。估计是软件设计改进了。 然后，想起来我还安装了VIVADO，那就也
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