摘要：1.1 Verilog 教程 | 菜鸟教程 当用 Verilog 设计完成数字模块后进行仿真时，需要在外部添加激励，激励文件叫 testbench。 1.4 Verilog 设计方法 | 菜鸟教程 功能仿真（前仿真） 时序仿真（后仿真） 2.1 Verilog 基础语法 | 菜鸟教程 用 // 进行 阅读全文