摘要：
此题无思路，抄一个题解在这 `timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output reg clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24 阅读全文
posted @ 2023-01-08 22:56
骑猪上树的少年
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摘要：
根据题目中波形可以看出，周期为7，高电平和低电平分别持续3.5个周期。继续观察波形，输出信号拉高时和输入时钟下降沿对齐，拉低时和输入时钟上升沿对齐。由于同一个信号不能同时和上升沿和下降沿对齐。因此可以推断其是由两个信号进行组合逻辑得来，其中一个信号与上升沿对齐，另一个信号与下降沿对齐。由于手画的波形 阅读全文
posted @ 2023-01-08 22:18
骑猪上树的少年
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跟上题基本类似，加了个sel选择 `timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1 阅读全文
posted @ 2023-01-08 20:23
骑猪上树的少年
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用计数器对输入金额进行计数，大于等于1.5元时出货并找零。 注意在出货的同时也可能投币，并且不支持同时投入三种货币 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input w 阅读全文
posted @ 2023-01-08 20:15
骑猪上树的少年
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摘要：
用计数器来翻转即可 `timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); 阅读全文
posted @ 2023-01-08 18:57
骑猪上树的少年
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注意看波形，flag相对于data的输入延迟两拍。也就是在输入1011后，第一拍进行检测，第二拍拉高flag。 `timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , 阅读全文
posted @ 2023-01-08 16:24
骑猪上树的少年
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