骑猪上树的少年

摘要： 代码头ready_a声明为了wire型，所以是暗示用组合逻辑。 对于三个输出信号，分别来看 ready_a：用来和valid_a握手，表示当前模块可以从上游模块接收数据进行累加。所以就要判断在什么情况下，当前模块是可以接收数据的。 当输入数据不足四个时，此时可以继续接收数据，标识信号是valid_b 阅读全文

摘要： 接收6个bit之后下一拍输出一个6bit宽的data，注意此时如果valid_a拉高，也要接收新进来的数据 这里用移位寄存器计数不太行，不太好让data_b在新数据出来前保持不变，虽然功能一样，但提交不通过 因此只能采用计数器来来方便进行条件判断 `timescale 1ns/1ns module 阅读全文