建立时间与保持时间

建立时间与保持时间的是触发器的固有属性，引起原因在于触发器内部结构。对于一对儿NMOS管和PMOS管，当NMOS管上拉、PMOS管下拉的时候，数据通路就会导通进行采样，而为了保证采样到的数据真的是想要的数据，就引出了建立时间和保持时间的概念。

为什么MOS管要成对存在？

因为单一的NMOS管，当出现电压差使数据通路导通时，假设输入端是Vdd，那么输出端会有电压损耗Vt，输出端为Vdd-Vt。若多连几级NMOS管，那么输出电压就会成为Vdd-nVt。同理，单一的PMOS管也会有电压损耗，但是极性和NMOS管相反。所以成对存在可以将电压损耗抵消，保证输出电压稳定。

 

 对于建立时间和保持时间的公式，其中Tcycle对应时钟频率，Tcq涉及具体实现工艺，Tlogic为组合逻辑的延时。

因此如果时序违例，可以采用降低时钟频率或优化组合逻辑的做法。

Tskew为时钟线延时，若要增加它可以通过后端添加buffer