摘要：参考 《手把手教你设计CPU——RISC-V处理器篇》 先给出不用if-else和case的原因 Verilog中的if-else和case语法存在两大缺点： 不能传播不定态X； 会产生优先级的选择电路而非并行选择电路，从而不利于时序和面积； 情况一：if-else不能传播不定态 Verilog 的 阅读全文

摘要：1、处理器核、Core、处理器、CPU的区别 严格来说“处理器核”和“ Core ”是指处理器内部最核心的部分，是真正的处理器内核；而“处理器”和“CPU往往是一个完整的 SoC，包含了处理器内核和其他的设备或者存储器。 2、指令集架构和微架构的区别 指令集，顾名思义是一组指令的集合，而指令是指处理 阅读全文

摘要：参考： （1）、PULPino datasheet：https://github.com/pulp-platform/pulpino/blob/master/doc/datasheet/datasheet.pdf （2）、论文《基于RISC-V的PULPino+SoC的FPGA原型设计和物理实现》 阅读全文