FPGA - 随笔分类 - huakaimanlin的博客

Verilog之参数传递实现条件编译

摘要：熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计，这对于位宽等参数实现模块调用时可配置非常方便，不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译，语法如下：如上图，SCALER_IP 0是一个段落，SCAL 阅读全文

posted @ 2021-04-15 17:14 huakaimanlin的博客阅读(1400) 评论(0) 推荐(0)

matlab生成sin信号以及fft设置

摘要：f=4000; %信号频率为4KHzfs=48000; %采样率为48KHzt=(0:1/fs:1000/fs); %定义信号的时间范围x=cos(2*pi*f*t); %生成信号 fir滤波器中的频响是0~pi，因此如果采样率是48KHz，如上图所示通带中心在0.168附近，那通带的信号频率应该是阅读全文

posted @ 2021-01-14 21:24 huakaimanlin的博客阅读(2400) 评论(0) 推荐(0)

ODDR使用注意

摘要：最近项目用到了千兆以太网，PHY通过ZYNQ的PL管脚进入FPGA后，直接连到PS端的MAC，PL端使用ODDR保证MAC发送的Tx信号到PHY的接收时序， PHY用的是TI的DP83867，没注意这货在GMII的模式下不能调整clock和Data的相位关系，结果FPGA保证了沿对齐，PHY也是沿对阅读全文

posted @ 2021-01-14 18:42 huakaimanlin的博客阅读(1322) 评论(0) 推荐(0)

FIFO之输入输出位宽不同时记录

摘要：在FIFO的输入输入位宽大于输出位宽时，Altera和Xilinx的FIFO是有区别的，特此记录下： example：FIFO输入位宽为64bit，输出位宽为32bit； Altera：bit31:0优先输出，然后为bit63:32 Xilinx： bit63:32优先输出，然后bit31:0 阅读全文

posted @ 2021-01-02 09:35 huakaimanlin的博客阅读(1207) 评论(0) 推荐(0)

打造Verilog编辑利器之Notepad++安装设置

摘要：Notepad++安装说明一、安装建议安装32位的Notepad++，因为很多插件都只支持32位的，目前版本是Notepad++7.8.6 二、设置设置显示空格 2.　设置主题 3.　设置快捷键移除行尾空格、TAB转空格 4.　设置首选项中的制表符三、添加插件实现代码片段自动添加添加插件阅读全文

posted @ 2020-06-02 13:55 huakaimanlin的博客阅读(6284) 评论(4) 推荐(0)

Quartus生成更换封装兼容芯片的引脚定义报告步骤

摘要：Quartus16.0 最近由于使用MAX10开发，需要检查10M25DCF484I7G和10M40DCF484I7G封装是否兼容，请教FAE后总结如下： 1. 设置Migration Devices型号：依次点击Assignment->Devices->Migration Devices，选择需要阅读全文

posted @ 2020-05-13 19:00 huakaimanlin的博客阅读(2241) 评论(0) 推荐(0)

# ** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result will be 'X'(es).

摘要：Modelsim10.5SE 仿真时出现大量的如下错误，Google+baidu了下发现命令行设置下就可以关闭这个打印了，记录下。 # ** Warning: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, the result w 阅读全文

posted @ 2020-04-27 17:05 huakaimanlin的博客阅读(1742) 评论(0) 推荐(0)

Quartus 重命名自动生成的时钟方法

摘要：在Quartus做时序分析的时候，有时候为了方便会用到自动生成时钟的命令 derive_pll_clocks，这样自动生成的时钟往往名字比较长，为了方便使用简单的名字你需要将这个自动生成的时钟重命名或者起个别名，于是搜到了如下链接：https://www.fpgarelated.com/showth 阅读全文

posted @ 2020-02-27 11:06 huakaimanlin的博客阅读(708) 评论(0) 推荐(0)

ARTIX-7 GTP 3G-SDI 使用实例（转载）

摘要：https://www.jianshu.com/p/fb8c87d951ae 阅读全文

posted @ 2019-08-05 10:26 huakaimanlin的博客阅读(342) 评论(0) 推荐(0)

Xilinx BFM仿真过程中遇到的问题

摘要：环境： windows7 64bit Modelsim 6.5a Vivado2016.2 bfm对应函数查看pg129-cdn-axi-bfm.pdf 仿真过程中遇到的问题： Google后相关连接：https://forums.xilinx.com/t5/Installation-and-Lic 阅读全文

posted @ 2019-05-07 12:01 huakaimanlin的博客阅读(639) 评论(0) 推荐(0)

IGMP相关

摘要：1. alert 格式说明 https://tools.ietf.org/html/rfc2113 2. 华为igmp http://support.huawei.com/hedex/pages/EDOC100010596730006905/04/EDOC100010596730006905/04/ 阅读全文

posted @ 2018-11-18 15:46 huakaimanlin的博客阅读(198) 评论(0) 推荐(0)

AXI总线操作注意事项

摘要：由于要使用ZYNQ来访问外设寄存器，在block design中例化了axilite-->apb，最终接到PL端的接口是APB4总线，相比于APB3多了STRB和PROT信号。在访问APB外设的时候可以按照8bit,16bit,32bit 三种方法进行访问。此处需要注意，如果按照8bit进行访问地阅读全文

posted @ 2018-09-11 11:19 huakaimanlin的博客阅读(1101) 评论(0) 推荐(0)

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