Verilog到板子，一步到位

Vivado使用

1. Vivado下载
   官网 ：https://china.xilinx.com/support/download.html
   
   tips:需要注册，及其繁琐
   破解所需文件：链接：https://pan.baidu.com/s/1eYpJf2cgbLFl-580s74Wew 提取码：yyds
   细节百度
   2.Vivado工程创建
   参考：https://blog.csdn.net/rebortt/article/details/111304264

细节

1. 模块实例化
2. 约束文件
   没有约束文件无法产生比特流
   如果比特流跑失败可以尝试在产生比特流前，右键添加下面链接文件。
   
   
   链接：https://pan.baidu.com/s/1Aj3SGEtZ61ziGu-8YZLAHA
   提取码：yyds

程序规范

1. 变量尽量小写命名要易于理解
2. 代码格式规范，程序主体分为3个部分（端口说明，类型声明，行为描述）

一些常见的问题

1. wire和reg变量的区别？
   wire是线网型变量，reg是储存型变量，前者用于连续赋值（wire），后者用于过程赋值（begin...end）