芯片加法架构延迟估算器

 

加法架构理论延迟估算器

操作数个数 (N): 15

初始位宽 (W): 5

0

全串行 RCA

0

KSA 二叉树

0

Wallace Tree

串行级联:
延迟随 N 线性增长。每一位都需要等待低位的进位传播，属于时序瓶颈严重的原始结构。

KSA 二叉树:
通过加括号强制并行。虽然每一级都是 KSA，但每级仍需完整的进位传导。延迟约 O(log N * log W)。

Wallace Tree:
位级压缩，延迟与 W 无关。将多次进位合并为最后一次，是乘法器等算术电路的最优选。

注：延迟单位为 T_fa (标准全加器延迟)。估算模型包含 15% 的物理布线与高扇出惩罚。