hfyfpga

2015年2月10日

摘要：在使用Verilog编写有限状态机等逻辑的时候，状态机的各个状态通常以参数表示（如IDLE等）。当使用ModelSim仿真的时候，状态机变量在wave窗口中以二进制编码的形式显示，如下面所示，这种显示形式不是很直观，但我们可以使用ModelSim提供的命令将状态机变量以“文本”形式的参数名显示，从而... 阅读全文

posted @ 2015-02-10 11:28 hfyfpga 阅读(2208) 评论(0) 推荐(0)

2015年2月9日

modelsim打开.wlf文件的方法（原创）

摘要：运行vsim -c -l vsim.log -wlf vsim.wlf work.tb work.glbl之后，会在不启动modelsim的情况下完成仿真，并且会把仿真波形记录下来（以.wlf文件格式）这时候，如果想看仿真的波形文件，打开modelsim的GUI界面，执行do wave.do命令即可... 阅读全文

posted @ 2015-02-09 18:51 hfyfpga 阅读(2829) 评论(0) 推荐(0)

xilinx仿真库的作用（原创）

摘要： ① secureip库：硬核(HARD IP)仿真(功能仿真和时序仿真)模型（hard IP simulation model），比如PowerPC、PCIE、SRIO、DDR等。Simulation models for the Hard-IP such as the PowerPC proces... 阅读全文

posted @ 2015-02-09 16:09 hfyfpga 阅读(4378) 评论(0) 推荐(0)

加快modelsim仿真速度的方法(原创)

摘要： ①仿真精度越高，仿真效率月底。仿真时采用`timescale 1ns/1ns比采用1ns/100ps的仿真效率高simulation was two billion ns.②clock generation coding tips(from)②减少层次结构在设计中层次结构越少，仿真速度越快，这是因为... 阅读全文

posted @ 2015-02-09 14:52 hfyfpga 阅读(16670) 评论(5) 推荐(1)

FPGA异步时钟设计中的同步策略

摘要： 1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了... 阅读全文

posted @ 2015-02-09 13:49 hfyfpga 阅读(1800) 评论(0) 推荐(0)

关于FPGA异步时钟采样--结绳法的点点滴滴

摘要：一.典型方法典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽可能降低亚稳态的出现)，但是基本能够在很大程度上减小这种几率。最后的一个D触发器和逻辑电路组成的是一个采沿（上升沿，修... 阅读全文

posted @ 2015-02-09 13:48 hfyfpga 阅读(4596) 评论(0) 推荐(1)

modelsim脚本文件的编写

摘要：第一章ModelSim介绍本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的... 阅读全文

posted @ 2015-02-09 13:46 hfyfpga 阅读(2055) 评论(0) 推荐(0)

modelsim将波形文件保存下来却不打开图形界面

摘要： vsim -c -do sim.tcl -l sim.log波形怎么保存啊，我想把波形保存下来，但不显示，想看那个信号时在加上，不然信号全部出来了太乱了在do文件里写add wave -r *run -allexit------------------------------------------... 阅读全文

posted @ 2015-02-09 13:40 hfyfpga 阅读(457) 评论(0) 推荐(0)

I2C Verilog的实现（二）

摘要： 1. 起始结束信号的判断[html]view plaincopy//---------------------------------------------//start,stopconditionjudgement//---------------------------------------... 阅读全文

posted @ 2015-02-09 13:35 hfyfpga 阅读(1909) 评论(0) 推荐(0)

I2C Verilog的实现（一）

摘要： `timescale1ns/1psmoduletest(sda);regscl;inoutsda;regsda_out;wiresda_in;reg[7:0]data;regstart_flag,stop_flag;assignsda=sda_out?1'bz:1'b0;assignsda_in=s... 阅读全文

posted @ 2015-02-09 13:34 hfyfpga 阅读(3836) 评论(0) 推荐(0)

公告