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sv_uvm
【转】uvm 与 system verilog的理解
摘要:http://www.cnblogs.com/loves6036/p/5779691.html 数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。 验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的,所以它在书写测试平台和
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2016-11-03 09:21
hfyfpga
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