随笔分类 -  FPGA

launch edge和latch edge延迟
摘要：本文转自 http://www.cnblogs.com/inet2012/archive/2012/03/07/2384149.html launch edge和latch edge分别是指一条路径的起点和终点，只是一个参考时间，本身没有什么意义，latch_edge-launch_edge才有意义 阅读全文
posted @ 2019-05-23 09:39 黄小鱼 阅读(496) 评论(0) 推荐(0)
FPGA中如何对管脚输入输出信号进行处理？
摘要：在数字系统中，各模块应采取尽量采取寄存输入和寄存输出，主要有以下优点： 1.模块化清晰（特别是寄存输出） 2.提高系统最高工作速率 3.有利于整个系统和单个模块分别进行静态时序分析 输入电路 dina,dinb对应芯片的输入引脚 always @(negedge rst or posedge clk 阅读全文
posted @ 2019-05-20 20:23 黄小鱼 阅读(2337) 评论(0) 推荐(0)
zynq DMA控制器
摘要：Zynq-7000系列器件PS端的DMA控制器采用ARM的IP核DMA-330（PL-330）实现。 特点： 1.8个独立的通道，4个可用于PL—PS间数据管理，每个通道有1024Byte的MFIFO 2.使用CPU_2x 时钟搬运数据，CPU_2x = （CPU frq/6）*2 3.执行自定义内 阅读全文
posted @ 2018-11-17 20:35 黄小鱼 阅读(1606) 评论(0) 推荐(0)
AXI_DMA IP学习
摘要：参考：PG201 AXI DMA v7.1 AXI IP核 功能：一旦处理器配置好传输方式之后，DMA可以自己完成内存数据的搬进或者搬出，而不需要处理器的介入。如果使用方法得当，DMA可以显著地提高系统性能。 AXIDMA IP有6个接口，S_AXI_LITE是ARM配置dma寄存器的接口，M_AX 阅读全文
posted @ 2018-11-15 17:11 黄小鱼 阅读(3087) 评论(0) 推荐(1)
AXI4 STREAM DATA FIFO
摘要：参考：http://www.xilinx.com/support/documentation/ip_documentation/axis_infrastructure_ip_suite/v1_1/pg085-axi4stream-infrastructure.pdf Component Name： 阅读全文
posted @ 2018-11-15 09:29 黄小鱼 阅读(5208) 评论(0) 推荐(2)
The base and high address of the custom IP are not correctly reflected in xparameters.h in SDK
摘要：This issue has been observed in 2015.3, 2015.4, and 2015.4.1 builds of Vivado. When you create and add a Custom AXI Peripheral, the xparameters.h file 阅读全文
posted @ 2018-11-13 15:20 黄小鱼 阅读(428) 评论(0) 推荐(0)
vivado中如何使用chipscope
摘要：如何使用chipscope 参考：　https://www.cnblogs.com/liujinggang/p/9813863.html Xilinx FPGA开发实用教程 徐文波 田耘 1.ChipScope Pro工作原理 ChipScope Pro是一款在线调试软件，可以观察FPGA内部的任何 阅读全文
posted @ 2018-11-08 20:28 黄小鱼 阅读(5531) 评论(2) 推荐(0)
两个MMCM共享时钟输入时的严重警告和错误
摘要：情景描述： 芯片：zynq7020 问题： 设计从FPGA的U19引脚上的开发板板接收时钟输入125M，并将其送到两个MMCM。使用软件：vivado2015.4在Vivado中打开合成设计后，我得到以下Crticial警告： Failed to create I/OLOGIC Route Thro 阅读全文
posted @ 2018-11-04 15:48 黄小鱼 阅读(3267) 评论(0) 推荐(1)
ZYNQ基础知识一
摘要：参考：UG1181 Zynq-7000 Programable Soc Architrcture Porting Quick Start Guide zynq处理器结构图 CPU MODE：At any given time, the CPU can be in only one mode, but 阅读全文
posted @ 2018-11-02 09:27 黄小鱼 阅读(1351) 评论(0) 推荐(0)
vivado中使用ROM IP核
摘要：1.在project中选择IP Catalog 在IP Catalog中选择 >Block Memory Generator >RAMs&ROMs&BRAM >Block Memory Generator 2.basic 选择Single Port ROM 3.设置PORT A的宽度和深度 4.Lo 阅读全文
posted @ 2018-10-29 18:27 黄小鱼 阅读(5023) 评论(0) 推荐(0)
vivado中使用MMCM ip核
摘要：1.在project中选择IP Catalog 在IP Catalog中选择FPGA Features and Design >Clocking >Clocking Wizard 2.在primitive选择MMCM，混合时钟管理单元。 Component Name 名字 配置Clocking Fe 阅读全文
posted @ 2018-10-29 17:22 黄小鱼 阅读(5009) 评论(0) 推荐(0)
7系列FPGA的时钟资源——UG472
摘要：时钟架构总览 7系的FPGA使用了专用的全局(Global)和区域(Regional)IO和时钟资源来管理设计中各种的时钟需求。Clock Management Tiles(CMT)提供了时钟合成(Clock frequency synthesis)，倾斜矫正(deskew)，过滤抖动(jitter 阅读全文
posted @ 2018-10-16 20:47 黄小鱼 阅读(4227) 评论(0) 推荐(1)
DCM、PLL、PMCD、MMCM相关
摘要：摘自网上 ： http://xilinx.eetop.cn/viewnews-1482 The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deske 阅读全文
posted @ 2018-10-16 10:46 黄小鱼 阅读(1767) 评论(0) 推荐(0)