记学习过程中遇到的一些问题

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1、【vivado 16-302】Could not generate core for dbg hub. Aborting IP Generation operaion.

答：报错原因是因为工程所在路径名称符号数超过了146，减少路径符号数量即可。
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2、【DRC PLOD-1】 ODELAY Check for 3.3V standard:terminal xxxx has a 3.3 V standard but is connected to a ODELAY.This combination is unroutable.

答：报错原因是因为工程内部使用dds产生一定频率的正弦信号，使用了ODELAY原语将其送出FPGA。ODELAY 原语仅支持1.8V电平下使用。但是信号输出管脚接在FPGA的HR bank 上，HR bank支持1.2V~3.3V电压，这个工程接到3.3V的bank上。所以导致电平不匹配。
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