摘要：对于两个N位数相乘 P=AB，之前的移位累加乘法器是先将B装载于一个2N位的寄存器中，然后B逐次移位，再根据A的各位情况累加。 现在我们将A按权展开： 以两个8位数相乘为例： 首先我们可以写一个函数实现1位数和8位数的相乘，以得到上面的八个相加的数； 然后我们可以将这八个数分组两两相加，第一次相加后得到4个中间结果，再将4个数分组两两相加，得到2个中间结果，最后再将这两个数相加得到最终结果。这样增加了芯片资源的耗用，但是可以提升速度。 在《数字系统设计与Verilog HDL》中对于8位二叉树（加法树）乘法器有如下代码：modu... 阅读全文

摘要：查找表乘法器先将乘法的所有可能结果存储起来，然后将两个相乘的数据组合起来作为“地址”找到相应的结果。例如： 设A,B为两个2位二进制数，则A,B各有4种取值可能，乘积有4*4=16种可能(排除重复的其实只有8种可能)，我们先将{A,B}对应的16种可能结果存储起来，然后对于每一特点的输入组合{A,B}，找到对应的输出即可。该方式速度很快，只取决于读取存储器的速度，但是预存结果要占用较多资源，因此是面积换取速度思想的体现。 同时，随着乘数位宽的增加，需要存储的结果迅速增加，不利于实现，因此该方式适用于位宽很小的情况。但是我们可以将高位宽的数据分解成低位宽的数据再调用查找表乘法器。例如： ... 阅读全文

摘要：移位累加乘法器的计算过程类似手算十进制乘法的过程。具体细节可参见中文版《数字设计---原理与实践(第3版)》P316 组合乘法器一节。 现以4位无符号数乘法为例加以说明。 两个无符号的4位数相乘结果为8位数。因此先定义两个8位的变量 a,c, 用来缓存被加数和输出结果，定义一个4位变量 b 来缓存加数。 常规的计算过程是：将4位被加数赋值给 a 的低四位，然后与 b 的最低位相乘，接着a 左移一位后与b的第2位相乘，再与之前的结果相加，依次进行下去，直到计算完成为止。4位数据相乘需要做3次移位和3次加法。 这里需要用到verilog的移位运算符，当将一个数移位后再赋值给一个相同位宽... 阅读全文

摘要：串行进位加法器需要一级一级的进位，进位延迟很大。先行进位加法器（也叫超前进位加法器）可以有效的减少进位延迟。 设二进制加法器的第i位输入为Xi, Yi, 输出为Si, 进位输入为Ci，进位输出为Ci+1则有 Si = Xi⊕Yi⊕Ci Ci+1 = Xi·Yi + Xi·Ci + Yi·Ci = Xi·Yi + (Xi + Yi)·Ci令Gi = Xi·Yi, Pi = Xi+Yi 则Ci+1 = Gi + Pi·Ci当Xi和Yi都为1时，Gi = 1，产生进位Ci+1 = 1当Xi和Yi有一个为1时，Pi = 1，传递进位 阅读全文

摘要：串行进位加法器由一位全加器级联而成，结构简单，但延时很长，延时主要是进位信号级连造成的。在最坏情况下，进位必须从最低有效全加器传到最高有效全加器。 一位全加器的公式为：SUM=X⊕Y⊕CIN COUT=X·Y+ X·CIN+Y·CIN 在Verilog里可以调用门电路的原语实现。 下面为8位串行进位加法器的Verilog代码module add_serial(sum,cout,a,b,cin); //8位串行加法器input cin;input [7:0] a,b;output cout;output [7:0] sum;wire cin1,cin2,cin3,c 阅读全文

摘要：《数字系统设计与Verilog HDL》上面有这么一段代码，用于实现8位4级流水线加法器。module adder8pip(cout,sum,cin,ina,inb,clk );input cin,clk;input [7:0] ina,inb;output cout;output [7:0] sum;reg cout,tempcin;reg [7:0] sum,tempa,tempb;reg firstco,secondco,thirdco; //前三级加法的进位输出reg [1:0] firstsum,thirdina,thirdinb;reg [3:0] secondsum,sec... 阅读全文