Cadence推出功能强大的ENCOUNTER CONFORMAL技术，迎接设计约束的挑战(2015.01)

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ncounter Conformal Constraint Designer能够在从RTL到版图的过程中自动产生并确认设计约束 

Cadence设计系统公司今天宣布推出新产品Encounter™ Conformal® Constraint Designer。该产品能够使从寄存器传输逻辑（RTL）到最终网表（netlist）的设计流程所有阶段的设计约束得以自动产生和确认。此项新产品能够完成所有设计约束质量的核查，以确保设计者能够预先以高质量的约束开始工作。这样可以减少由于无效约束而导致返工的次数。  

设计约束用于指导合成、时序分析、放置和布线工作，以满足芯片在时序、面积以及功耗方面的要求。糟糕的设计约束会导致设计周期延长和硅片设计的失败以及重新投片（re-spin）等后果。  

随着设计约束的增加和复杂化，设计者们花费了大量时间试图研究出一套正确有效的约束产品。直到现在，仍然没有一个自动化的解决方案来解决该项问题。Encounter Conformal Constraint Designer能够通过产生和确认设计约束，应对约束设计在新领域的挑战，并能帮助查明产生约束问题的根源所在。  

“通过在高性能台式图形芯片的几个大模块上的验证，我们发现Encounter Conformal Constraint Designer在检查约束质量和完成情况方面具有重大应用价值。”位于圣塔·克拉拉的ATI公司Desktop Graphics 集团的高级工程师Karl Pfalzer表示，“这个设计精确的接口，与其它Encounter Conformal工具相同，能够大大降低了学习曲线（learning curve）。由于我们所从事的下一个芯片设计需要从几个不同设计地点进行整合工作，因此，一种快捷、易于使用的约束质量方法是必不可少的。我们期待着Encounter Conformal Constraint Designer将来能够成为我们设计流程的一个完整的组成部分。”  

Encounter Conformal Constraint Designer工具是目前唯一能够满足整个设计流程中确保有效时序约束的完整解决方案。该产品基于世界一流的形式验证引擎，能够自动确定并产生约束，迅速查明设计中存在的实际问题。此外，Encounter Conformal Constraint Designer还能够帮助获得快速的时序收敛。  

“Encounter Conformal Constraint Designer是Cadence公司形式验证技术的最新成果，”Cadence 公司形式验证门研发副主任Michael Chang表示，“通过使用该产品，客户最终取得了完整的解决方案以迎接设计约束的挑战。”  

应用该项技术，设计者能够缩短和约束相关的整体设计周期并减少设计风险。与此同时，设计者也得益于高质量的时序约束，因为它能够显著地提高芯片质量（QoS）。该技术同传统的低效手工编写的约束确认和修改方法相比，显示出了巨大进步。  

Encounter Conformal Constraint Designer目前正在投放市场。