随笔分类 -  FPGA

摘要：地址链接：http://hi.baidu.com/pioneer0059/blog/item/69a308db1f06212610df9b31.html各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为：/* synthesis, any_company_specific_attribute = value_or_optional_value */下面就是Altera的几个常用的Synthesis attributesNopruneA 阅读全文

摘要：转载地址：http://article.ednchina.com/Other/20090206075509.htm　EDN博客精华文章作者：codeman 　　在edn上看到很多仁兄的文章 大受启发 也写写自己的理解 一同讨论　　set_input_delay/ set_output_delay　　在与时钟选项定义的时钟相关的输入port上定义data arrival TIme，可将输入延时定义与... 阅读全文

摘要：Altera对应的时序概念 下面主要介绍Altera对应的这些时序概念和约束方法。 前面首先介绍的第一个时序概念是周期（Period），这个概念是FPGA/ASIC通用的一个概念，各方的定义相当统一，至多是描述方式不同罢了，所有的FPGA设计都首先要进行周期约束，这样做的好处除了在综合与布局布线时给出规定目标外，还能让时序分析工具考察整个设计的Fmax等。 Altera的周期定义如下图所示，公式... 阅读全文

摘要：转载地址：http://www.cnblogs.com/Jerome_Lee/archive/2010/04/19/1715457.html低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术，从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现，其应用正变得越来越重要。低压差分信号相对于... 阅读全文

摘要：转载地址：http://www.cnblogs.com/Jerome_Lee/archive/2009/11/19/1606358.html1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，在做时序分析之前，先对你的约束做分析，然后告诉你，你有多少该做的事情而没有做的（为被... 阅读全文

摘要：原文链接：http://www.cnblogs.com/oomusou/archive/2010/08/04/timing_slack.htmlAbstract在分析timing時，在timing report中常會出現setup time slack與hold time slack，本文深入探討slack的意義。Introductionslack英文本身的意思是鬆弛，若setup time/ho... 阅读全文

摘要：1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores is a loose c... 阅读全文

摘要：Avalon接口支持突发传输。突发模式下，多个传输作为一个单元来处理，而不是每个数据单元作为一个独立的传输。突发传输最大化从端口的吞吐量，在从端口处理来自一个主端口的多个数据单元的时候可以达到最高的效率。 突发传输保证了主端口在突发传输的期间内对目标从端口的访问不会被打断。一旦一个主从端口对之间的突发传输开始，直到突发传输结束，Avalon交换架构不再允许任何其它的主端口访问该从端口。 Ava... 阅读全文

摘要：转载地址：http://hi.baidu.com/gmy2171/blog/item/4325e71c38ade38786d6b6cf.html在设计中为了保证时序的性能，常常要加入一些约束，使布局布线能优化一些或是按照我们的意思走；以前对于约束相当地陌生，只知道给时钟加上约束，如100MHz的时钟在布局线前要给它加大于100MHz的时钟约束（如125MHz），以便布线结果可以朝着这个结果去布，这... 阅读全文

摘要：转载地址：http://hi.baidu.com/gmy2171/blog/item/2e3c2f890ffc4dbf0e2444cf.htmlTsu/Tco 在Quartus II 的报告中有两种不同含义.片内的Tsu/Tco 是指前级触发器的Tco 和后级触发器的Tsu, 一般来说都是几百ps 级别的. 可以通过“List Paths”命令查看。这里的Tsu/Tco 主... 阅读全文

摘要：Avalon接口提供具有系统级功能的控制信号，如中断请求和复位请求信号。这些信号不是和每个数据传输直接相关的。 4.10.1中断请求信号 Avalon中断请求信号允许从端口发出中断请求(IRQ)， 表示它需要主端口为之服务。Avalon交换架构在系统的从端口和主端口之间传递IRQ信号。 1. 从端口中断信号：irq 从端口可以包含irq输出信号，irq信号作为外设逻辑需要主端口服务的标志位。从端... 阅读全文

摘要：全文地址：http://blog.ednchina.com/ishock/192116/message.aspx之前写文章时，对于这项功能的使用还不是很清楚。写完一看，正好mgq1985已经发了相关的文章。http://blog.ednchina.com/mgq1985/191495/Message.aspx原文在http://www.altera.com.cn/support/devices/i... 阅读全文

摘要：全文地址：http://blog.ednchina.com/ishock/190136/message.aspxCycloneIII设计向导-第一篇.芯片选型公司开始用CycloneIII芯片，因此打算把Altera的官方文档，AN466:Cyclone III Design Guidelines详细的阅读一遍，并撰写一系列的博文。文章的组织框架按照altera的来，除了摘要原文档的内容，我也会加... 阅读全文

摘要：全文链接：http://blog.ednchina.com/coyoo/247555/message.aspx之前写过如何使用QII中In-System Memory Content Editor，今天使用了一下In-System Sources&Probes，总结一下使用体会。 顾名思义，在系统源和探测器主要包含两部分，一是驱动源，二是探测器。经由Jtag口该工具通过探测器（Probe... 阅读全文

摘要：全文链接：http://www.61eda.com/Services/peixun/IC/200912/2232.html昨天遇到的Visual Jtag调试GUI界面化的问题终于解决了，riple的方向是正确的，tcl script开始要加init_tk，结束要加退出前等待，但是对于该等待命令我从Altera的AE得到了一个跟riple不同的命令，即tkwait，不管了只要能达到目的就行。 总... 阅读全文

摘要：原文链接：http://group.ednchina.com/56/31122.aspxAltera Forum精彩问答汇总 I can't afford losing any of these invaluable information anymore! It is not too late if I start reading and collecting them from now on.... 阅读全文

摘要：本文针对FPGA实际开发过程中，出现故障后定位困难、反复修改代码编译时间过长、上板后故障解决无法确认的问题，提出了一种采用仿真的方法来定位、解决故障并验证故障解决方案。可以大大的节约开发时间，提高开发效率。FPGA近年来在越来越多的领域中应用，很多大通信系统（如通信基站等）都用其做核心数据的处理。但是过长的编译时间，在研发过程中使得解决故障的环节非常令人头痛。本文介绍的就是一种用仿真方法解决故障从... 阅读全文

摘要：cyclone系列的IO特性：1.可编程电流驱动能力2.可编程信号斜率控制3.开漏设置4.可编程总线保持5.上啦电阻6.PCI钳位二极管7.片上终端电阻8.可编程延迟Programmable I/O Features of the Cyclone FPGA SeriesThe Cyclone?FPGA series offers a variety of programmable I/O feat... 阅读全文

摘要：时序约束目的：一、 提高设计的工作频率二、获得正确的时序分析报告（STA：静态时序分析）常用的时序概念：周期，最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜（Skew).周期：如图1是周期示意图，当计算出Tperiod，那么当然fmax=1/Tperiod,fmax是显示设计最重要的性能指标之一。时钟建立时间：如图3所示是时钟建立时间的计算方法时钟保... 阅读全文

摘要：对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。riple 0. 核心频率约束 这是最基本的，所以标号为0。riple 1. 核心频率约束+时序例外约束 时序例外约束包括FalsePath、MulticyclePath、MaxDelay、Mi... 阅读全文