随笔分类 -  Verilog & System verilog

摘要：转载地址：http://blog.ednchina.com/windzjy/310477/Message.aspx# 转载请声明：http://space.ednchina.com/Blog/post.aspx?id=310477这是一个sv的验证平台的基本框架，自己画的，对错待证！1，关于clocking block举例如下：待证设计module COUNTER (input Clock, Reset, Enable, Load, UpDn, input [7:0] Data, output reg[7:0] Q);always @(posedge Clock or posedge Rese 阅读全文

摘要：版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明http://mathon.blogbus.com/logs/2050927.html发现了一个不错的VERILOG学习网站,以后可以经常去看一下http://www.fpgatech.net/onlineresource/systemverilog31a/systemverilog31a.html?frmname=topic&frmfile=00603.htmlfork...join能够从它的每一个并行语句中产生并发进程。fork...join块的声明语法如下：Copy Codepar_block ::= // 引用自附 阅读全文

摘要：全文地址：http://hi.baidu.com/li0610302/blog/item/ffe232ed59e4dbd82f2e219e.html如何编写testbench的总结（非常实用的总结） 1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，... 阅读全文

摘要：全文地址：http://hubeixunbaoren.blog.163.com/blog/static/111127004200982725032948/系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integer write_out_file;／／定义一个文件指针in... 阅读全文

摘要：设计者在写设计代码时，有时可能针对仿真写一些语句，这些语句可能是不为DC所接受，也不希望DC接受；设计者如果不对这些语句进行特殊说明，DC读入设计代码时就会产生语法错误。另一种情况是，设计者在写设计代码，有些设计代码是为专有的对象写的（如公司内部），这些专有的设计代码可能不希望被综合。Synopsys提供了引导语句，设计者可以使用这些引导语句控制DC综合的对象。1.4 编译器指示语句有时，可以利用... 阅读全文

摘要：Abstract:介绍了一些OVL断言的语句 Introduction:此文为读 《Verilog Digital System Design-Register Transfer Level Synthsis,Testbench,and Verification》的笔记 Body: 1.断言验证的优点：1>方便对程序进行测试，相比普通的testbench而言可提高测试的自动化2>增加验证的... 阅读全文