2021年12月23日
抛砖引砖之大话Verilog里的level
摘要： 我刚学Verilog，说的自然是砖。说得可能不中听，会引来板砖，所以很机智地没有开放评论。请看代码和注释： // User Defined Primitives primitive xor_cell_level(output c, input a, input b); table // truth 阅读全文
posted @ 2021-12-23 20:31 华容道专家 阅读(113) 评论(0) 推荐(0)