The EPFL Combinational Benchmark Suite

GitHub - lsils/benchmarks: EPFL logic synthesis benchmarks

有许多Verilog的.v文件可以下载。mem_ctrl.v 5万多行 2MB，变量名全是n+数字，几万行assign啊！

Verilog里转义标识符(escaped identifier )可以在一个标识符中包含任何可打印字符。转义标识符以\ (反斜线)符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）。sin比sqrt短很多，迷惑中。也许我们以为写Verilog的都是写几千到几万行assign，但他们其实也偷偷调sin() :-)

A .BLIF file is a Berkeley Logic Interchange Format file.

AIGER is a format, library and set of utilities for And-Inverter Graphs (AIGs).