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摘要: DescriptionHow do system_reset and link_rest work?Solutionlnk_linkreset_n (input):In Xilinx SRIO example design, rio_reset.v is provided to handle lin... 阅读全文
posted @ 2014-07-09 16:57 FPGA/DSP 阅读(609) 评论(1) 推荐(0)
摘要: 终于搞定,纪念一下。CCS6很不好用,还是换回CCS5.5吧! 阅读全文
posted @ 2014-05-30 04:01 FPGA/DSP 阅读(804) 评论(0) 推荐(0)
摘要: 第一步:将pcbenv复制到SPB_Data下,并覆盖原来的文件第二步:打开pcbenv文件,将script和views文件夹以及env复制到cadence安装目录\SPB_16.3\share\pcb\text下,覆盖原文件。第三步:打开cadence,就可以使用pcbenv中定义的快捷键。 阅读全文
posted @ 2014-04-01 14:39 FPGA/DSP 阅读(1903) 评论(0) 推荐(0)
摘要: Test Test 阅读全文
posted @ 2014-03-27 00:58 FPGA/DSP 阅读(157) 评论(0) 推荐(0)
摘要: 新建Platform:Debug模式下,选择tools -> RTSC Tools-> Platform -> New,根据自己的需要选择Platform保存的路径以及对应的芯片,Next,填入所需要的各种空间的大小和起始位置调用Platform:工程,右键Properties,选择General -> RTSC,找到最后一项,Other Repositories,点击Add,路径选择上一步保存的路径,需要注意选择XDCtools版本,然后就能找到自己新建的Platform 阅读全文
posted @ 2014-03-27 00:39 FPGA/DSP 阅读(2508) 评论(0) 推荐(0)
摘要: 由于T440自带的是Win8系统,硬盘格式为GPT分区格式,而Win7必须要MRP格式,所以必须要将硬盘格式从GPT修改为MRP,方法如下: 准备工作,下载”电脑店U盘启动盘制作工具“(百度一下,去官网下载) 1.用”电脑店U盘启动制作工具“中的”一键制作U盘启动“功能制作一个简单的U盘启动。 2.将U盘插到电脑上,重启电脑,将BIOS启动方式设置为”U盘启动“。 3.进入系统之后,运行DiskGenius 3.7,将所有的分区进行格式化,然后再删除分区。 4.运行CMD,输入diskpart,然后listdisk(T440自带两个硬盘(1TB+16GB),两个都需要转换格式),再输入sele 阅读全文
posted @ 2014-03-11 17:31 FPGA/DSP 阅读(12819) 评论(1) 推荐(0)
摘要: 硬件环境:单板机:MIC-3395外设设备:自研的DSP6678板卡现象:MIC-3395单板机不能识别DSP6678板卡,但是在MIC-3392上能够正常识别,排查若干问题后,升级3395的BIOS,问题解决。BIOS V2.16 :http://pan.baidu.com/s/1gd3gHsJ在DOS环境下,执行fpt -f 3395Vxxx.bin 阅读全文
posted @ 2014-03-10 16:14 FPGA/DSP 阅读(489) 评论(0) 推荐(0)
摘要: 折腾了很长时间,终于安装成功,先将一些步骤记下来,此方法适用于哪些网上常规方法无法安装驱动的:需要注意920不要连到电脑上的USB3.0接口,相关文件下载地址:http://pan.baidu.com/s/1qWO2zRA1.安装mtppk12.zip2.安装诺基亚PC套件,Nokia_PC_7.1.62.1AB.zip3.安装驱动Nokia_Connectivity_Cable_Driver.exe4.安装第一个感叹号驱动5.安装第二个感叹号驱动6.更新便携设备里面的Nokia Windows Portable Device Driver驱动程序,路径选择C:\WINDOWS\WINSXS7 阅读全文
posted @ 2014-02-16 04:50 FPGA/DSP 阅读(2796) 评论(0) 推荐(0)
摘要: 1.打开D:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\compxlibgui.exe,nt64表示系统是64位,如果是32位,换成nt,然后按照界面所示一步一步执行,2.修改modelsim.ini,将其属性修改为可写,然后将(注意第一步中我只将verilog的库文件编译了)cpld_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\cpld_versecureip = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\secureipsimprims 阅读全文
posted @ 2014-02-15 00:48 FPGA/DSP 阅读(5411) 评论(0) 推荐(0)
摘要: 打开Xilinx Design Tools ->ISE Design Suite 14.7 ->Accessories ->ISE Design Suite 64 Bit Command Promptd:\Xilinx\14.7\ISE_DS>cd ..d:\Xilinx\14.7>cd ..d:\Xilinx>cd vivadod:\Xilinx\Vivado>cd 2013.4d:\Xilinx\Vivado\2013.4>vcse_server****** Vivado CSE Server v2013.4 (64-bit) **** SW 阅读全文
posted @ 2014-01-24 23:41 FPGA/DSP 阅读(7998) 评论(0) 推荐(0)
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