摘要:
1.打开D:\Xilinx\14.7\ISE_DS\ISE\bin\nt64\compxlibgui.exe,nt64表示系统是64位,如果是32位,换成nt,然后按照界面所示一步一步执行,2.修改modelsim.ini,将其属性修改为可写,然后将(注意第一步中我只将verilog的库文件编译了)cpld_ver = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\cpld_versecureip = D:\Xilinx\14.7\ISE_DS\ISE\verilog\mti_se\10.0c\nt64\secureipsimprims 阅读全文
posted @ 2014-02-15 00:48
FPGA/DSP
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