随笔分类 -  Concept

Phase relationship between REF Input and OUTx output signals (AD9520-x).
摘要：Hello,I have a question about AD9520-x clock genelator.The condition and configuration are followings.Reference Input : 61.44MHz @ REF2R,A,B counters ... 阅读全文
posted @ 2014-06-24 13:34 FPGA/DSP 阅读(2) 评论(0) 推荐(0)
TimeQuest就一定要搞定——时序分析基本公式
摘要：以下内容译自Quartus II Version 7.0 Handbook， Volume 3：Verification的6-28：Clock Analysis部分。riple TimeQuest静态时序分析的对象包括：寄存器和寄存器之间的路径、I/O之间、I/O和寄存器之间的路径、异步复位和寄存器之间的路径。TimeQuest根据Data Arrival Time和Data Required ... 阅读全文
posted @ 2009-12-23 00:03 FPGA/DSP 阅读(1744) 评论(0) 推荐(1)
如何实现复杂FPGA设计的时序收敛
摘要：“打鼹鼠”是一个古老(电子时代之前)的休闲游戏。在桌面上有许多洞，每个洞里都藏着鼹鼠。当有鼹鼠从洞里钻出来时，你就用锤子打它，让鼹鼠退回洞里，你因此而得分。当鼹鼠返回洞里时，又有一只鼹鼠会随机地从另外一个洞里钻出来，你需要近乎疯狂地击打鼹鼠头部直到得了高分，这样心情也很舒畅。需要说明的是，游戏中并不是真的鼹鼠。世界有些地方把这种游戏叫“打老鼠”，我也... 阅读全文
posted @ 2009-12-21 22:57 FPGA/DSP 阅读(951) 评论(0) 推荐(1)
异步时钟域同步
摘要：在异步设计中，为了防止亚稳态，信号的同步是必须要进行的单bit信号的同步通常是用时钟锁存的方法从异步的时钟频率来看，还可以细分为两小类第一类被同步的信号时钟域的频率比本时钟域的频率低这时候可以直接通过双锁存的方法来进行同步对于被同步的信号时钟域的频率比本时钟域的频率高的情况 可以采用如下方法：代码Code highlighting produced by Actipro CodeHighlight... 阅读全文
posted @ 2009-12-21 22:31 FPGA/DSP 阅读(1103) 评论(0) 推荐(1)
hp3020 打印机驱动完全卸载方法
摘要：hp3020 打印机驱动完全卸载方法hp3020 是一个老机器，很结实，粉仓大，效果也很好，我们已经使用了近4年，现在依然在正常工作。但是有一个问题困扰着那就是驱动的卸载。这样一个商务打印机，想必大家也有共享打印的时候吧。我说一下自己的经验：这个打印机可以实现共享打印与扫描。1，共享打印，这个大家都知道:在一台电脑或者服务器USB 或者打印机线连接HP3020. 然后大家共享安装这个打印机。2，共... 阅读全文
posted @ 2009-12-20 16:32 FPGA/DSP 阅读(5395) 评论(0) 推荐(1)
信号发生器输出幅值与输出阻抗的关系
摘要：信号发生器输出幅值与输出阻抗的关系.pdfGoogle Docs 阅读全文
posted @ 2009-12-17 16:59 FPGA/DSP 阅读(617) 评论(0) 推荐(1)
什么是RS-232/RS-485/RS-422接口及其区别？
摘要：一 、 什么是RS-232接口？(1) RS-232的历史和作用在串行通讯时，要求通讯双方都采用一个标准接口，使不同的设备可以方便地连接起来进行通讯。RS-232-C接口（又称EIA RS-232-C是目前最常用的一种串行通讯接口。（“RS-232-C”中的‘-C’只不过表示RS-232的版本，所以与“RS-232”简称是一样... 阅读全文
posted @ 2009-11-23 09:42 FPGA/DSP 阅读(1933) 评论(1) 推荐(1)
关于如何计算fifo深度的讨论
摘要：写时钟周期w_clk,读时钟周期r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？首先，这道题不一定有解有解的必要条件是在一定时间内（足够长），写入的数据数量一定要等于读出的数据数量因此有：A/B * w_clk = X/Y * r_clk其次，算出写数据的最大burst_length。考虑最坏情况比如，如... 阅读全文
posted @ 2009-11-09 10:56 FPGA/DSP 阅读(1347) 评论(0) 推荐(0)
一些关于微电子方面的笔试题
摘要：FPGA和ASIC的概念，他们的区别。（未知）答案：FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及... 阅读全文
posted @ 2009-11-09 10:45 FPGA/DSP 阅读(975) 评论(0) 推荐(0)
异步复位、同步释放
摘要：FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅。 在特权同学以前的代码里大多使用的是异步复位。 一个简单的异步复位的例子always @ (posedge clk or negedge ... 阅读全文
posted @ 2009-10-18 15:09 FPGA/DSP 阅读(1108) 评论(0) 推荐(0)
FPGA建立时间（setup time）&保持时间（hold time）&竞争和冒险&毛刺
摘要：建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FP... 阅读全文
posted @ 2009-10-18 11:11 FPGA/DSP 阅读(3414) 评论(1) 推荐(0)
格雷码
摘要：格雷码(Gray code),又叫循环二进制码或反射二进制码 　　在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理，格雷码是一种无权码，采用绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，自然二进制码可以直接由数/模转... 阅读全文
posted @ 2009-10-18 11:10 FPGA/DSP 阅读(942) 评论(0) 推荐(0)
EDMA 和QDMA
摘要：http://hi.baidu.com/phoebus08/blog/item/5d3ccffba88452d6b58f316d.html1）EDMA概要①EDMA数据传输有两种发起方式：üCPU发起的EMDA数据传输（非同步方式）：需要传输时，CPU设置ESR寄存器的相应位为1，从而触发一个EDMA事件的产生，事件对应的通道参数被送往地址硬件并且完成相应的处理，这种非同步方... 阅读全文
posted @ 2009-10-13 15:05 FPGA/DSP 阅读(1384) 评论(0) 推荐(2)
串行通讯简单认识 单工、半双工和全双工的定义
摘要：如果在通信过程的任意时刻，信息只能由一方A传到另一方B，则称为单工。如果在任意时刻，信息既可由A传到B，又能由B传A，但只能由一个方向上的传输存在，称为半双工传输。如果在任意时刻，线路上存在A到B和B到A的双向信号传输，则称为全双工。电话线就是二线全双工信道。 由于采用了回波抵消技术，双向的传输信号不致混淆不清。双工信道有时也将收、发信道分开，采用分离的线路或频带传输相反方向的信号，如回线传输。 阅读全文
posted @ 2009-10-12 20:40 FPGA/DSP 阅读(533) 评论(0) 推荐(0)