serdes IP 经验与单板设计总结

摘要： 常见的ram低功耗方法包括的shutdown信号，1 关闭，0不关闭正常功能。 ls低睡眠，深度睡眠。 关闭时节省90%功耗，数据丢失。 重新启动需要50ns以上。 ram clk +gate 阅读全文

摘要： 1.时钟频率点击，鼠标左键点击波形上升沿，中间滚轮点击，然后选择hz，就显示当前信号时钟频率。 2.窗口乱掉，找不到文件列表，右下角点击弹出选择instance。 3.bus地址查找，选择信号，然后蓝色框选择value，输入地址，点击左右找相同地址的操作。 阅读全文

摘要： 一、锁存器 首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿clk无关。 所以用verilog描述的时候，应该是： always @(a,b,e) begin if(e) dout<=a; end 产生锁存器的原因是因为各条件分支对dout的赋 阅读全文

摘要： 预留寄存器 预留输入输出pin提前穿线，最后只在harden里面修改。避免修改引起其他模块修改。 阅读全文

摘要： 覆盖率检查有的不显示红绿，无法判断有没测试到。 用命令vcs verilog/design.vc -cm cond -cm_cond full verdi tool coverage 阅读全文

摘要： serdes测试中经常遇到KR4 和KP4， KR4指的是FEC 528 514对应25X4的100G KP4对应FEC 544 514，56/100x4 的200/400G链路 KP4应用比较广泛，纠错能力强，占用的开销稍微大些。最大可以纠错15个symbol,每个symbol 10bit 而KR 阅读全文

摘要： 类似于assign，用于调试，可以强制给赋值，放在initial后，可以穿透到最内部模块。 force （强制赋值操作）与 release（取消强制赋值）表示第二类过程连续赋值语句。 使用方法和效果，和 assign 与 deassign 类似，但赋值对象可以是 reg 型变量，也可以是 wire 阅读全文