2023年4月2日
锁存器
摘要： 一、锁存器 首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿clk无关。 所以用verilog描述的时候，应该是： always @(a,b,e) begin if(e) dout<=a; end 产生锁存器的原因是因为各条件分支对dout的赋 阅读全文
posted @ 2023-04-02 09:02 韭菜满仓 阅读(559) 评论(0) 推荐(0)