04 2023 档案

芯片SDC约束 -复制保存
摘要：https://www.cnblogs.com/pcc-uvm/p/16996456.html?share_token=9651df97-e94c-4653-bf71-0a0fd6ca415e&tt_from=copy_link&utm_source=copy_link&utm_medium=tou 阅读全文
posted @ 2023-04-29 17:20 韭菜满仓 阅读(630) 评论(0) 推荐(0)
测试随机数
摘要：例子 reg 【23:0】 rand,rand=$random%60;范围-59,59的随机数； 例子reg 【23:0】 rand,rand={$random}%60;范围0，59的随机数； 例子reg 【23:0】 rand,rand=min+{$random}%60(max-min+1);范围 阅读全文
posted @ 2023-04-11 20:18 韭菜满仓 阅读(72) 评论(0) 推荐(0)
verdi的rc文件
摘要：Verdi波形定位信号，将每次定位看的信号保存下来，存做rc文件，下次使用时直接打开就出来。不用再一个一个找信号。 原文 https://blog.csdn.net/sinat_43629962/article/details/123664144?share_token=33bfcd98-89f3- 阅读全文
posted @ 2023-04-11 19:16 韭菜满仓 阅读(2689) 评论(0) 推荐(0)
DC静态时序分析之时钟篇
摘要：DC静态时序分析之时钟篇博主微信：flm13724054952，不懂的有疑惑的也可以加微信咨询，欢迎大家前来投稿，谢谢！ 引言介绍在芯片设计或者FPGA设计里面，根据有无时钟，将电路设计分为时序逻辑电路设计跟组合逻辑电路设计两部分。对设计的电路进行时序分析来说，时钟是不可或缺的。本文主要介绍关于在静 阅读全文
posted @ 2023-04-07 22:24 韭菜满仓 阅读(527) 评论(0) 推荐(0)
STA分析-复制
摘要：1 静态时序分析（Static Timing Analysis）静态时序分析（Static Timing Analysis）：静态执行对于数字设计时序的分析，不依赖于施加在输入端口上的激励，验证设计是否可以安全地运行在给定的时钟频率下且没有时序违例时序仿真（Timing Simulation）：施加 阅读全文
posted @ 2023-04-07 22:23 韭菜满仓 阅读(568) 评论(0) 推荐(0)
RAM 低功耗
摘要：常见的ram低功耗方法包括的shutdown信号，1 关闭，0不关闭正常功能。 ls低睡眠，深度睡眠。 关闭时节省90%功耗，数据丢失。 重新启动需要50ns以上。 ram clk +gate 阅读全文
posted @ 2023-04-05 20:45 韭菜满仓 阅读(148) 评论(0) 推荐(0)
锁存器
摘要：一、锁存器 首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿clk无关。 所以用verilog描述的时候，应该是： always @(a,b,e) begin if(e) dout<=a; end 产生锁存器的原因是因为各条件分支对dout的赋 阅读全文
posted @ 2023-04-02 09:02 韭菜满仓 阅读(590) 评论(0) 推荐(0)