2013年11月5日

verilog中有符号整数说明及除法实现

摘要: 1、以8位短整数为例,短整数的最高位是符号位,符号位的正负表示了该值是“正还是负”?。正值的表示方法是以0开始的8位二进制数,反之负值的表示方法是用正数的补码来表示。例如:+127 亦即8'b0111_1111;那么-127 亦即8'b1000_0001(通过相应正数的按位取反加1得到,符号位也要取反); 2、正值可以进行求反又加一之后成为负值。那么负值如何变成正值?同样的一个道理“负值求反又加一后,成为正值”。 3、我们知道短整数的位宽为,8 ,亦即取值范围是0~255。但是符号位的出现吃掉了最高位,所以造成取值范围变成2^7=128,即0到127。 4、在Modelsim中 阅读全文

posted @ 2013-11-05 14:11 fkl523 阅读(8147) 评论(1) 推荐(0)

LUT查表法乘法器所犯下错误。。。。

摘要: 程序参见黑金时序篇一章实验五LUT查表法实验,不同的是LUT我用了一个ROM来实现,word depth 256,word size 16,数据用matlab生成,发现matlab确实好强大,不用操作文件,直接在查看数组的值即可将一堆所需的数据复制出来。最终将问题解决,不是大问题,但力求每次都能从中学到些什么。 各模块建立初始出现了以下错误: 1、Error: Can't synthesize current design,Top partition does not contain any logic 2、Warning: Synthesized away the followin. 阅读全文

posted @ 2013-11-05 08:48 fkl523 阅读(2672) 评论(0) 推荐(0)

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