fishplj2000

摘要： 1 //----------------------UartSim------------------------------ 2 3 // V001 ：2012-02-12 PLJ 封装 UartSim为V001 包含发送和接收 模块 4 // V002 : 2012-02-12 PLJ 修改1 接收模块中的延时(1/2*BIT_TIME)为(BIT_TIME/2) 5 // 修改2 接收模块中的for循环i<=8 为 i<8 6 // 修改3 接收模块中入... 阅读全文

摘要： 1 //--------- gSignal.v------------------------- 2 3 `timescale 1ns/1ns 4 5 module gSignal( 6 gCLK, 7 gRST_N 8 ); 9 output reg gCLK;10 output reg gRST_N;11 12 parameter CLK_PERIOD = 20;13 parameter LO_LEVEL = ... 阅读全文

摘要： 1 MCU+FPGA/CPLD+SRAM驱动TFT_LCD(480*272@16bit)的设计参数分析 2 3 一、无Fifo时如何设计RAM交错读写： 4 H_DE V_DE H_Period V_Period FR(fps) DCLK(MHz) 5 480 272 533 288 60 9.21024 6 7 从上面的参数，可以有如下结论(若数据线宽度匹配，均为16bit)： 8 1. 一页数据需要的RAM容量 = 480*272*16bit = 2... 阅读全文

摘要： 1 MCU扩展TFT LCD Driver通用设计架构： 2 3 [MCU] + [Cache] + [FPGA/CPLD] 4 ---------------------------------- 5 1. [ Cache ]: SRAM or SDRAM 6 2. [ FPGA/CPLD ]: Cache_WR and LCD_DRIVER 7 8 其中的Cache_WR有下面两种设计形式： 9 2.1 FIFO + FIFO_WR + SRAM_WR/SDRAM_WR10 2.2 SRAM_WR/SDRAM_WR11 1... 阅读全文