随笔分类 -  FPGA

摘要：开发环境：Vivado 2015.3 问题1：用modelsim仿真Aurora IP核生成的example工程，仿真时间设为200us，发现RX_RESET_DONE一直为低，不拉高。 解决办法：仿真200us时间太短，我把仿真时间改成3ms，发现在约500us后RX_RESET_DONE才拉高了 阅读全文

摘要：测试代码如下： 在quartus中设置fast output register方法是：Assignment Editor － 找到管脚 － 选Fast Input/Output Register － On，如图所示： 下图是没有设置fast output register的Route结果： 下图是设 阅读全文

摘要：在博文《Computing the Logarithm Base 2》和《Getting the Log Base 2 Algorithm to Synthesize》中，作者把log2(x)的运算分成了整数部分和小数部分。其中，整数部分通过一个递归模块来实现（这个我是第一次看到，原来还能这么用）， 阅读全文

摘要：首先可以看特权同学的这篇文章http://www.eefocus.com/ilove314/blog/11-09/231507_10e01.html作个初步了解。 下面我们用三种方法去实现inout，先说明一下，第一种方法的结果与其他两种方法不一样，估计有问题，不推荐使用。 第一种方法和第二种方法的 阅读全文