【HDLBit】Verilog基本知识&学习笔记

Verilog 基本运算符

*	乘
/	除
+	加
-	减
%	取模
！	逻辑反
&&	逻辑与
||	逻辑或
>	大于
<	小于
>=	大于等于
<=	小于等于
==	等于
!=	不等于
~	按位反
&	按位与
|	按位或
^	按位异或
~^	按位同或
>>	右移
<<	左移
？：	三位预算符； if-else