xilinx FPGA 配置原理

任合芯片、处理器，只有将程序烧录进去才会正常工作，FPGA也不例外，只不过我们通常称之为“配置”，不同的下载方式就有不同的对应的配置模式。

从不同的角度分析，可以得到不同的划分形式，如从主从关系上分，则有主模式、从模式。如果从一次传输数据的位宽上分析，则有串行模式、和并行模式。（另外还有JTAG模式），模式的选择是由FPGA上的M0、M1、M2完成。因此，可以组合出多种不同的模式，如主串行模式、主并模式、从串模式、从并模式。其中，区分主与从的关键在于FPGA的时钟来源。

（1）主串模式

（2）从串模式

（3）主并模式

（4）从并模式

（5） JTAG模式

当然，随着工艺水平的不断发展，下载模式也有了新的突破，例如，主SPI FLASH串行模式、内部主SPI FLASH串行模式、主BPI并行模式。

基于以上配置模式，其中应用最广泛的是主串配置模式。主串配置关键3点，JTAG链的完整性、电源电压的适配性、以及CCLK的信号。

（1） JTAG链的完整性

JTAG链完整性指的是将JTAG连接器、FPGA、PROM的TMS、TCK连在一起，并且保证从JTAG连接器TDI到其TDO之间，形成JTAG连接器的“TDI →(TDI~TDO) → (TDI~TDO) → JTAG连接器TDO”的闭合回路，其中(TDI~TDO) 为FPGA或者PROM芯片自身的一对输入、输出管脚。可以根据需要调换FPGA和PROM的位置，使任一个成为链首芯片。

（2）电源电压的适配性

电源电压的适配性是指，通信双方FPGA与PROM的电平电压需要保持一致，即Vcco_2（Bank2电压）与PROM的Vcco一致，且通常都是2.5V。

PROM芯片XCF01/2/4S的三种电压定义如下：

l VCCINT:内核电压

l VCCJ：JTAG管脚电压

l VCCO：输出管脚电压

（3） CCLK信号

是JTAG数据传输时的时钟信号，开始时以最低频率开始工作，如果没有指定会不断上升频率，直到达到最大值。如下