摘要：1 What is Chisel? Chisel（Constructing Hardware In a Scala Embedded Language）是一种嵌入在高级编程语言Scala的硬件构建语言。 Chisel是由伯克利大学发布的一种开源硬件构建语言，建立在Scala语言之上，是Scala特定 阅读全文

摘要：1 What is IP-XACT? IP-XACT is an XML format that defines and describes electronic components and their designs. IP-XACT was created by the SPIRIT Cons 阅读全文

摘要：估计面试的时候都会让大家解释一下建立时间和保持时间，几乎所有人都能背出来。建立时间（setup time）：时钟的有效沿到来之前数据必须提前稳定的时间。保持时间（hold time）：时钟有效沿到来之后数据必须继续保持稳定的时间。 我们知道，整个ASIC设计流程主要两个目的：功能和性能。 除了要保证设计的功能，另外一个就是要保证性能。性能通俗的讲，主要是看电路跑得多快，也就是时钟频率有多高。保证性... 阅读全文

摘要：最近，清华紫光，武汉新芯在存储芯片领域动作频频，让大家把目光投向了以前被忽略的存储芯片。长期以来，在CPU，GPU，基带等“先进”芯片聚光灯的掩盖之下，存储芯片一直处在默默无闻地步，不过，任何一个涉及到数字IC的产品，小到银行卡，大到服务器，都不可能离存储芯片而存在，因为一代宗师冯诺依曼曾指出现代计算机控制的核心，是指令和数据两部分，而指令和数据并不是存在空中楼阁的，必须存储在相关存储芯片中。今天... 阅读全文

摘要：1 什么是后仿真？ 后仿真也成为时序仿真，门级仿真，在芯片布局布线后将时序文件SDF反标到网标文件上，针对带有时序信息的网标仿真称为后仿真。 2 后仿真是用来干嘛的？ 检查电路中的timing violation和 test fail，一般都是已知的问题。一般后仿真花销2周左右的时间。 网标仿真的目的是检查RTL仿真和综合后的一致性（logic Equivalence check），由于网标仿... 阅读全文

摘要：标准延迟格式（英语：Standard Delay Format, SDF）是电气电子工程师学会关于集成电路设计中时序描述的标准表达格式。在整个设计流程中，标准延迟格式有着重要的应用，例如静态时序分析和后仿真。SDF在设计中的作用： SDF in the design process Back-Annotation of Timing Data for Design Analysis(STA too... 阅读全文

摘要：Bandgap voltage reference，常常有人简单地称它为Bandgap。最经典的带隙基准是利用一个与温度成正比的电压与一个与温度成反比的电压之和，二者温度系数相互抵消，实现与温度无关的电压基准，约为1.25V。bandgap可为OSC 提供基准电压。 参考文献： [1] bandgap的设计. http://www.eetop.cn/blog/html/90/757190-24... 阅读全文

摘要：FPGA验证在SOC设计非常重要，一般而言，做一些RAM和FIFO的替换以及相应代码转换。具体分下面几步： 1 替换RAM，FIFO和时钟 RAM和FIFO控制器需要RAM的接口都放在了设计顶层，方便RAM做BIST。采用generate 做RAM的例化，提供代码的可读性。 2适当做一些外围接口 3 用synplify综合 对于RAM 采用stub综合，编写相应的综合约束。 4 用vivado布局... 阅读全文

摘要：tb_top是整个UVM验证平台的最顶层；tb_top中例化dut，提供时钟和复位信号，定义接口以及设置driver和monitor的virual interface，在intial中调用run_test() UVM入口函数。在基于uvm_test扩展出base_test，根据测试用例再基于base_test扩展出各种各样的test.在扩展后的test中call sequenc... 阅读全文

摘要：UART是工程师在开发调试时最常用的工具的，其通信协议简单。opencores 网站提供了兼容16550a的UART IP其基本特性如下： uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standard option... 阅读全文

摘要：Spyglass工具有五大模块： lint, CDC(多时钟域检查), LP（低功耗)，Constraint(约束)，DFT(可测试性)。 一，在RTL层面上预估芯片性能，从而引导设计人员开发出更加优化的RTL代码 SpyGlass平台针对VERILOG和VHDL用先进的静态和动态分析来检查和诊断设计中可能存在的潜在问题，然后用其分析和追踪引擎来追踪问题的根源，最后给出一个解决问题的方法和建议。... 阅读全文

摘要：回归测试是软件测试的一种，旨在检验软件原有功能在修改后是否保持完整。 回归测试是指修改了旧代码后，重新进行测试以确认修改没有引入新的错误或导致其他代码产生错误。自动回归测试将大幅降低系统测试、维护升级等阶段的成本。回归测试作为软件生命周期的一个组成部分，在整个软件测试过程中占有很大的工作量比重，软件 阅读全文

摘要：人们通常用benchmark 来衡量CPU的性能，常见的benchmark有dhrystone和coremark. 由于dhrystone 受编译器影响比较大，所以，结果不是很准确，现在大多采用coremark，但dhrystone 这种最古老的性能评价方式因广为熟悉，所以还是被保留了下来。而手机处理器常见的跑分软件有安兔兔，360跑分王等。 一般在CPU处理中最消... 阅读全文

摘要：设计验证一般有下列四个部分： (a) RTL仿真(RTL simulation)：发生在RTL设计完成之后，主要是检查这个设计的功能是否符合预期，因此也被称为功能仿真(functional simulation)，或是行为仿真(behavioral simulation).。所有综合等等后续动作，必须在这一步骤完成后，才能继续下去。在这一个阶段的仿真，是没有时序（timing）观念的，所有的信号翻... 阅读全文

摘要：RAM(Random Access Memory) 随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。 按照存储信息的不同，随机存储器又分为静态随机存储器（Static RAM,SRAM)和动态随机存储器（Dynamic RAM,DRAM)。 ROM(Read-Only Memory)只读存... 阅读全文

摘要：冯诺依曼提出的存储计算，计算存储，因此，几乎所有的CPU和ASIC都会使用存储器，它们的类型很多，包括异步RAM、同步RAM、ZBT RAM、DDR DRAM、ROM等。由于大部分的异步RAM和SRAM都是晶圆代工厂定制的，一次需要修改成适合于FPGA结构的Verilog等效模型。FPGA的综合工具 阅读全文

摘要：ASIC 的复杂性不断提高，同时工艺在不断地改进，如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计，并且一次性流片成功，这需要一个成熟的ASIC 的设计方法和开发流程。本文结合NCverilog，DesignCompile，Astro等ASIC设计所用到的EDA软件，从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法，介绍了在编码设计、综合设计、静态时序分析... 阅读全文

摘要：一、工具的使用 工欲善其事，必先利其器。我们做IC设计的需要掌握的工具：仿真（vcs、modelsim），综合工具（dc、QS、ISE），时序分析（pt、其他的）。以及后端的一些工具，比如astro。可以看到，这个synopsys公司一套工具都全了。那么，很多大学也许没有这一套的工具（记得当年的candence的软件居然没办法自动综合版图）。那么，如果你进公司一年的时间就为了学习这... 阅读全文

摘要：芯片设计这个行当 ,从大的方面讲,主要分模拟和数字两大块, 而每大块又分前端和后端, 我想大部分同学对这个肯定是非常清楚的, 下面就数字电路聊聊芯片设计的一些事情,就是芯片设计有哪些活做, 这并不是全面完整的系统介绍，只是个人的了解和总结， 希望抛砖引玉，也许不全面, 不正确, 欢迎同学们指正和补充 说到数字芯片,不能不说FPGA, 这种是可编程的数字电路, 用法原理也不说了, 数... 阅读全文

摘要：IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求... 阅读全文