随笔分类 -  FPGA基本知识学习

FPGA的语法和一些基本电平标准
时序约束1——建立时间、保持时间、建立余量的概念
摘要：一个简单的时序约束图数据到达时间： Tclk1+Tco+Tdata建立时间： Tcycle+Tclk2-Tsu建立时间余量： 建立时间 - 数据到达时间 小问题：注意的点：PinPLL是clock pad路径 是共同经过的路径 ，可以同时加入进去。也可以不计算进去 Fmax 指的是始终周期最小时候的 阅读全文
posted @ 2022-01-17 19:41 快乐气氛组阿宇 阅读(815) 评论(0) 推荐(0)
桶形移位器（个人学习参考）
摘要：BP算法的FPGA需要浮点数运算，所以学习了一下桶形移位器桶形移位器的使用桶形移位器的常见用法是浮点运算的硬件实现。对于浮点加或减法操作时，有效数的两个数的必须对准，这需要移动所述较小数到右边，增加其指数，直到它的较大数目的指数相匹配。这是通过减去指数并使用桶形移位器在一个周期内将较小的数字向右移动 阅读全文
posted @ 2022-01-14 19:43 快乐气氛组阿宇 阅读(2568) 评论(0) 推荐(0)
FPGA之DDS信号发生器（个人学习参考）
摘要：DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术 DDS的基本结构主要由相位累加器、相位调制器、波形数据表ROM、D/A转换器等四大结构组成，其中较多设计还会在数模转换器之后增加一个低通滤波器。DDS结构示意图，具体见图 33-1 阅读全文
posted @ 2022-01-10 22:50 快乐气氛组阿宇 阅读(3498) 评论(0) 推荐(0)
FPGA ila在线调试
摘要：fpga仿真不是实际情况，但是在下载的情况下不能直接只管的从仿真软件中看出数据，这种时候需要用到Vivado有内嵌的逻辑分析仪，叫做ILA 。用这个IP核来进行在线调试1.添加ILA IP核 1.点击IP Catalog，在搜索框中搜索ila2.修改名称为ila（看心情），由于要采样两个信号，Pro 阅读全文
posted @ 2021-09-15 10:04 快乐气氛组阿宇 阅读(1063) 评论(0) 推荐(0)
FPGA电平总结
摘要：FPGA电平标准的介绍 FPGA电平标准总览 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，LVDS25等等，其实这些都是一系列的电平标准。如图所示。 针对数字电路而言，数字电路表示电平的只有1和0两个状态，在实际的电路中，需要约定什么样的 阅读全文
posted @ 2021-09-06 18:05 快乐气氛组阿宇 阅读(3678) 评论(0) 推荐(0)
Verilog HDL语法基础
摘要：一个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。每个模块的内容都是嵌在module和endmodule两个语句之间 阅读全文
posted @ 2021-08-20 23:18 快乐气氛组阿宇 阅读(1223) 评论(0) 推荐(0)
Verilog HDL基本语句
摘要：1.过程语句 Verilog中有两种结构化过程语句：initial和always语句，是行为建模的两种基本语句，所有的行为语句只能出现在这两种结构化过程语句里。每个initial语句和always语句代表一个独立的执行过程（或过程块）。一个模块可以包含多条always语句和多条initial语句。每 阅读全文
posted @ 2021-08-20 23:12 快乐气氛组阿宇 阅读(1130) 评论(0) 推荐(0)
LVDS 个人理解
摘要：总结了一下LVDS的基本概念 还有他们的具体原理 阅读全文
posted @ 2021-08-17 21:14 快乐气氛组阿宇 阅读(2965) 评论(0) 推荐(0)