05 2020 档案
摘要:1. 全桥 波形: 2. DC-AC-DC 波形: 3. 跟踪(滞环) 波形:
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摘要:1. 单相桥式 1.1 双极性 课本P165 ur>uc时,V1和V4开通,V2和V3关断,此时如果io>0,则V1和V4通,如io<0,则VD1和VD4通,输出电压uo=Ud; ur<uc时,V2和V3开通,V1和V4关断,此时如果io<0,则V2和V3通,如io>0,则VD2和VD3通,输出电压
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摘要:1. 基本斩波电路 1.1 降压斩波 课本P120 V导通,电源E向负载供电,负载电压u0=E,负载电流按指数规律上升。 V关断,负载电流经二极管VD续流,负载电压近似为零,负载电流呈指数曲线下降。 为使负载电流连续且脉动小,通常串联的电感L值较大。 式5-1 \[{U_0} = \frac{{{t
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摘要:1. 单相可控整流电路 1.1 单相半波 课本P44 晶闸管处于断态时,电路中无电流,负载电阻两端电压为零,u2全部施加在VT两端。 如在u2正半周晶闸管承受正向阳极电压期间给VT门极加触发脉冲,则VT开通。 式3-1:\[{U_d} = \frac{{\sqrt 2 {U_2}}}{{2\pi }
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摘要:1. 电源模块 Electrical Sources 模块分别为:交流电流源、交流电压源、受控电流源、受控电压源、直流电压源、三相电源、三相可编程电压源。 以三相电源为例介绍。 联结方式(Configuration) Y:星形连接中性点不接地; Yn:星形连接中性点经端子N引出; Yg:星形连接中性
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摘要:1. 知识回顾 (1)经典时域分析方法 线性时不变(LTI)系统是最常见最有用的一类系统,描述这类系统的输入-输出特性的是常系数线性微分方程。 \[\begin{array}{l}{y^{(n)}}(t) + {a_{n - 1}}{y^{(n - 1)}}(t) + \cdot \cdot \cd
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摘要:1. 知识回顾 (1)信号的分类: 确定信号与随机信号; 周期信号与非周期信号; 周期信号在时间上必须是无始无终的 $f(t) = f(t + T)$ $f[k] = f[k + N]$ 连续时间信号和离散时间信号; 连续信号是指在信号的定义域内,除若干个第一类间断点外,对于任意时刻都由确定的函数值
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摘要:电力电子技术王兆安 刘进军 主编 机械工业出版社
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摘要:电力电子技术王兆安 刘进军 主编 机械工业出版社
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摘要:电力电子技术王兆安 刘进军 主编 机械工业出版社
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摘要:练习了sklearn包中的分类算法:线性回归、神经网络、KNN、决策树、随机森林、支持向量机,并对各种算法模型的预测结果,包括精确率(precision)、召回率(recall)、准确率(准确率)、F1分数(F1_Score)以及运行所用时间进行了粗略比较。
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摘要:1. 豆瓣top250电影 1.1 查看网页 目标网址:https://movie.douban.com/top250?start=0&filter= start=后面的数字从0,25,50一直到225,共10页,每页25条信息 页面截图: 由此主页面获取各个电影的链接,然后分别跳转至对应对应的链接
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摘要:1. 初见网络爬虫 1.1 网络连接 输出某个网页的全部 HTML 代码。 urllib 是 Python 的标准库(就是说你不用额外安装就可以运行这个例子),包含了从网络请求数据,处理 cookie,甚至改变像请求头和用户代理这些元数据的函数。 from urllib.request import
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摘要:1. 新建 bd 文档以及ZYNQ处理器IP调用 添加ZYNQ处理器IP。勾选串口1用于测试打印。 添加两个AXI_GPIO,其中axi_gpio_0用于输入,axi_gpio_1用于输出。 输入为1位,输出4位。 点击自动连接,勾选所有模块。 自动连接之后,系统自动生成了复位控制模块和AXI总线互
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摘要:1. 新建文档及ZYNQ处理器IP调用 新建bd文件。 点击+号,添加ZYNQ处理器模块。 双击模块打开配置。 取消勾选Enable Clock Resets和GP Master AXI Interface 勾选UART1,对应管脚48、49。 取消对外提供的时钟。 DDR3配置,选择型号和位宽。
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摘要:1. MATLAB仿真 首先对该PWM算法进行验证,载波和调制信号均为三角波,频率相差50倍。 f=50000;%时钟频率 num=10;%重复周期数 radio=50;%调制比 carrier=zeros(1,f/radio);%载波 for i=1:(f/radio) if i<=(f/(2*r
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摘要:1. 建立工程 新建工程。 工程名和工程路径。 根据芯片型号选择。 其他一路Next直至Finish。 2. 源文件 新建源文件: Add Sources→Add or create design sources Verilog代码:(这里先以流水灯为例) module led_stream( ou
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