时钟质量在FPGA设计中重要的原因

使用内部分频出来的时钟信号作为D触发器的工作时钟的缺点:

一，时钟延迟不确定且比较大

二，驱动能力变差

 

posted @ 2022-09-19 13:51  FPGA菜鸟中的菜鸟  阅读(46)  评论(0)    收藏  举报