君子有终身之患，无一时之忧！

摘要： 项目简述 本次项目在计算机将图像数据信息通过千兆网发送给FPGA后，由于接收到的数据可能混乱和无效，需要对数据CRC校验和无效包过滤。 项目原理及框图 对iddr_ctrl模块的输入数据和使能信号，分成两部分处理：第一部分数据通过包有效检验，CRC32校验（单独建一个模块例化使用），包长度统计（通过 阅读全文

摘要： 在GitHub下载了一个大佬的滤波器程序，包含MATLAB和C++,刚开始直接运行，发现提示如下： 然后，第一步：点击截图访问后面的链接，跳转到如下截图： 第二步：点击上面截图的左下角，R2015b版本及对应GCC4.9.2的链接,由于我的是MATLAB是R2017a,对应GCC4.9.2.若你的是 阅读全文

摘要： 一是设计功能 我的理解协议就是一个命令包，通过给出不同的控制命令，来调动不同的功能模块，实现不同的功能，如读数据，写数据，擦除等。 二设计过程 先看了尤老师的视频，主要讲了大致设计原理和总体框架，当然咯还有时序图，然后就从核心的控制模块做起，控制模块又分成三个部分，一是读数据，二是页写数据，三是擦除 阅读全文

摘要： 一设计功能 对SPI_flash进行扇区擦除，分为写指令和扇区擦除两个时序部分。 二设计知识点 我简单理解flash，第一它是掉电不丢失数据的存储器，第二它每次写入新数据前首先得擦除数据，分为扇区擦除和全擦擦。 下面讲讲我自己亲自动手设计的原创代码过程： 自己设计过程： 第一步：就先看了SPI FL 阅读全文

摘要： 一设计功能 通过友善串口助手将198X198像素的十字光标图片转化为198X198的二进制数据后，传送给FPGA后储存到40K的RAM中用VGA来叠加显示，之后再加一个图像的半透明显示。 二设计输入 （一）verilog实现　关键点：若是十字光标像素为255，则是白色背景（由于8位位宽的rgb全为1 阅读全文

摘要： 一设计功能 计算得到的dxy,再通过和阈值比较大小，输出po_sum作为VGA的输入，在显示器器上显示图像的轮廓。 二设计思路 根据前一篇博客对sobel算法的介绍，先通过FIFO的双流水线操作采集到三行三列的九个数，再得到dx 和dy，再求dx 和dy的绝对值和给Dxy,最后把Dxy 和阈值比较大 阅读全文

摘要： 连续学习FPGA基础课程接近一个月了，迎来第一个有难度的综合设计，图像的边沿检测算法sobel,用verilog代码实现算法功能。 一设计功能 （一设计要求） （二系统框图） 根据上面的系统，Verilog代码如下：注意的是，VGA模块的时钟输入有两个，一是50M，二是25M。PLL的IP核的输入时 阅读全文

摘要： 一设计功能 通过串口发送端，可以发送一字节的数据。有输入标志信号和发送完成的标志信号进行控制发送过程，核心是发送的时序图。串口发送分成两个部分：串口波特率和串口数据发送。即空闲时的高电平和起始位，八位数据位，停止位。 二设计输入 下面的程序代码是从上到下，从最基本的时钟开始，分频计数器，分频标志信号 阅读全文

摘要： 一设计功能 实现FPGA开发板能够收到PC发送的一字节数据，共8比特。串口接收一个是波特率，还有就是接收引脚的下降沿检测，最后就是数据接收的时序逻辑。在开始时，接收引脚是空闲状态，当接收引脚下降沿到来时，先来一个起始位，然后是八位的数据位，每到一个波特率时钟传输一个数据位，接收完八位数据后，八位数据 阅读全文

摘要： 今天准备在ISE14.7中调用PLL的IP核，搞一下时钟的分频和倍频。可在我做好pll的IP核后，我直接用ise生成了一个仿真文件，只需要修改下例化模块名和加一个时钟就行勒。 问题：但怎么在ISE14.7中调用Modelsim勒？ 百度找了很多资料发现，要想调用：首先得先对ISE编译库进行编译。然后 阅读全文