2017年8月23日

FPGA之verilog静态数码管小程序

摘要: 话不多说直接上代码: module shumaguan0_9( clk, rst_n, conlig, //位选信号 dataout //数码管控制信号,由低到高依次为dp,a,b,c,d,e,f,g ); input clk; input rst_n; output[3:0] conlig; ou 阅读全文

posted @ 2017-08-23 17:19 大道至简,知易行难! 阅读(1139) 评论(0) 推荐(0) 编辑

FPGA之verilog流水灯小程序

摘要: 同样话不多说直接上代码: //自己修改过的流水灯,从板子上的led4亮到led1,延迟改为了2smodule led_water( led, clk, rst_n ); // 模块名及端口参数 input clk; // 输入端口定义,50M 时钟 input rst_n; output[3:0] 阅读全文

posted @ 2017-08-23 17:12 大道至简,知易行难! 阅读(4743) 评论(0) 推荐(0) 编辑

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