2022年6月24日
Verilog标准手册阅读笔记
摘要： 引言 该文章不适用于Verilog入学 Verilog标准手册下载地址： Verilog标准手册 简介 基本元件模块：逻辑门和用户定义的原语模块(UDPs) NET：表示电路连线或是总线的网络 寄存器：可以作为输入信号连接到某个具体模块的输入口 模块中每个initial，always，连续赋值ass 阅读全文
posted @ 2022-06-24 15:51 sunshineoier 阅读(243) 评论(0) 推荐(0)