篇?-将sva/system verilog assertion与设计连接

1.在模块(module)定义中内建或内联检验器

2.将检验器与模块/模块的实例/一个模块的多个实例绑定

优点:sva检验器与设计代码分离;

2.1检验器模块

2.2bind语法

2.3顶层模块

2.4bind实现