随笔分类 -  Verilog/VHDL

摘要：组合逻辑： 时序逻辑(不存在顺序的时候“=”与“<=”一样)： 时序逻辑内的“<=”与顺序无关 但是时序逻辑中的“=”与顺序有关了 而组合逻辑内部的“=”却与顺序无关 阅读全文

摘要：转：http://hi.baidu.com/zhang_bi/blog/item/57edb701a9da6b00728b65db.html在Verilog中有两种类型的赋值语句：阻塞赋值语句（“=”）和非阻塞赋值语句（“<=”）。正确地使用这两种赋值语句对于Verilog的设计和仿真非常重要。下面我们以例子说明阻塞和非阻塞赋值的区别。 我们先来看几段代码及其对应的电路：HDL源代码对应的RTL电路module Shifter1( Clk, D, Q3 );input C... 阅读全文

摘要：Verilog HDL Coding Style Proposal一、写在前面的话话说Bingo触摸FPGA也有几年了，一开始学的VHDL，后来跟上了时代的潮流，又自学了Verilog，一直保持到了今天，似乎早已淡忘了VHDL的身影。一开始的模仿，接下来不懂就查，直到最后掌握基本的代码规范，到此刻为止，从来没有看过altera官方的Verilog Coding Style。终于，此刻，下定决心，来规范一下自己的代码。好的代码不仅是写给自己看的，更是为了让别人欣赏。一段完美代码，每一个毛孔都是那么的无懈可击。严格的规范，唯美的风格，赏心悦目，窥一斑可见整体。作为一个优秀的工程师，不管是软件工程是 阅读全文

摘要：按位与　　：　　&逻辑与　　：　　&&（1）if（ （hcnt>=656）&& (hcnt<752) ) 与 if（ 656<=hcnt<752 )　　Verilog中不能同时判断连个条件 ，在实际测试中，发现用后一种就会出问题，因为不能同时判断2个，否则 默认为条件成立　　必须用逻辑与，2个判断合起来，就OK 了，　　跟C语言不一样... 阅读全文

摘要：良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1） 对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2） 使用有... 阅读全文

摘要：Verilog inout 信号的处理问题... 1大话FPGA描述：... 1我写的程序：... 1Test.v. 1仿真波形... 2感想... 2大话FPGA描述：双向信号 首先说明一件基本知识，在FPGA 设计中，只有在输入输出上可以使用双向信号，双向信号是不能使用在内部逻辑上的。一定不要用这种信号，否则工具会综合出一个你都不知道会是什么东西的东西。针对一个双向端口，你需要把它变成一个输入信号 in，一个输出信号：out, 和一个输出使能信号: output_enable. 所以代码其实很简单：Assign birsignal = output_enable ? out: 1’bz;A 阅读全文