2015年3月30日
第二章：systemverilog声明的位置
摘要： 1.package 定义及从package中导入定义（***） verilog中，对于变量、线网、task、function的声明必须在module和endmodule之间。如果task被多个module引用呢？verilog用include解决，systemverilog借用VHDL的packag... 阅读全文
posted @ 2015-03-30 21:49 CHIPER 阅读(2170) 评论(0) 推荐(0)
第一章：systemverilog简介
摘要： 1.为何要学systemverilog 。。。。。2.systemverilog起源 。。。。。3.systemverilog标准历程 systemverilog3.0 for 综合 systemverilog3.1 for 验证 systemverilog3.1a4.systemverilog关键... 阅读全文
posted @ 2015-03-30 08:44 CHIPER 阅读(766) 评论(0) 推荐(0)