摘要：
synchronous & asynchronous 在静态时序分析中，有一个很重要的概念是同步和异步 如果 launch clock 与 capture clock 有固定的相位差，那就是同步时序 如果两者没有固定的相位差，那就是异步时序 一般情况下，STA 只检查同步时序，不用检查异步时序 同步 阅读全文
posted @ 2024-12-01 13:15
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摘要：
congestion为绕线拥塞导致的，一般是存在两种情况 1，PG太密了 2，存在高密度区域的cell place 3，channel congestion 4，High Pin Density Congestion：此种congestion多发生于多pin cell集中的区域。下图展示了两种常见的 阅读全文
posted @ 2024-10-10 14:28
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摘要：
首先查看一下两者的定义： 1，时钟不确定性（Clock Uncertainty）：是指在给定时间点上，某个时钟信号可能存在的不确定性范围。它通常是由于信号传播延迟、设备响应时间、时钟抖动等导致的。这种不确定性关注的是在做出时间测量时，设备时间值的准确性和可靠性。uncertainty = jitte 阅读全文
posted @ 2024-10-10 14:18
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摘要：
clock ndr一般会使用2W2S或者3W3S，那么是为什么呢？ 在clock的signal是非常重要（高翻转）且脆弱的信号，容易受到SI等的干扰，所以要进行NDR（特殊处理）。 增大W（width）是为了提高抗EM的能力，因为时钟的翻转频率很高，驱动很大，容易有EM问题。 增大S（spacing 阅读全文
posted @ 2024-10-10 11:16
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针对max transition的本质是驱动能力不足 那么解决问题的方式就带来了两种： 1，增加驱动能力 2，减小驱动后面的load 针对1，可通过size cell来增加驱动能力 针对2，通过减小load来解决，常见的是减小net的长度或者在net中间加buff（减小load cap）；如果在dr 阅读全文
posted @ 2024-10-10 11:06
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PR工具使用TIE cell的前提条件： 1，DC后的netlist中自带TIE CELL或者存在1‘b0，1'b1这种接0或者接1的代码 2，在place阶段设置 set_dont_touch [get_lib_cells */TIE01*] false（在place阶段对TIE cell可进行优 阅读全文
posted @ 2024-09-04 13:43
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PS：总忘记换算单位，记录一下 频率：200M=200*10^8 周期：1/200M=0.005*10^-8=5*10^-6=5ns 阅读全文
posted @ 2023-06-16 14:15
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RedHawk学习 1：RedHawk的流程和文件配置 RedHawk在数字后端流程中使用的位置 RedHwak Flow RedHwark支持的几种功率分析： ．平均循环电流的静态(IR)电压降．最坏情况下开关电流的动态电压降．电迁移分析．关键路径和时钟树影响 Static IR Drop Ana 阅读全文
posted @ 2022-10-21 09:57
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摘要：
startRC的使用前提： PR阶段已经输出相应的verilog、gds ICC命令： write_verilog -macro_definition -no_physical_only_cells ./filename/verilog_name.v -macro_definition为软宏编写模块 阅读全文
posted @ 2022-07-21 15:49
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