时序逻辑

控制进来的信号、控制出去的信号

双稳态结构

D触发器组成  主从结构

setup建立时间 计算（传输延时）

hold on保持时间基本为零（主从结构）

clk-q延时   d--->q输出时间

 

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性能优化

 

电路最小工作周期：

降低组合逻辑延时：逐级调节晶体管尺寸；调节晶体管顺序；改变逻辑结构（扇出大，延时大）；隔离大扇入和大负载

降低setup时间

降低clk-q时间

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流水线，提高吞吐量

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功耗优化：

 降低触发器功耗：

功耗=静态功耗+动态功耗（电容充放电）

降低时钟频率

 

 

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偏差和抖动对电路的影响（slew jitter）

1、时钟源有误差

2、buffer、传输门

3、连线（电容、阻）

4、温度

5、门延时不一样

6、电压突变

 

 偏差和抖动对电路时钟周期是有影响的