FPGA (Verilog) - 随笔分类 - pengdada

DLatch by Verilog

摘要：//-----------------------------------------------------// Design Name : dlatch_reset// File Name : dlatch_reset.v// Function : DLATCH async reset// Co 阅读全文

posted @ 2016-03-10 23:07 pengdada 阅读(1090) 评论(0) 推荐(0)

Verilog-2001新增特性

摘要：l generate语句 Verilog-2001添加了generate循环，允许产生 module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句阅读全文

posted @ 2016-03-10 11:03 pengdada 阅读(531) 评论(0) 推荐(0)

FPGA中逻辑复制

摘要：copy from http://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html 在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。 1．信号驱动级数非常大，扇出很大，需要增加驱动力逻辑复制最常使用的场阅读全文

posted @ 2016-03-10 09:52 pengdada 阅读(573) 评论(0) 推荐(0)

FPGA中竞争冒险问题的研究

摘要：什么是竞争冒险？ 1 引言现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。 FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC的有效办法。FPGA是进行原型设计最理想的阅读全文

posted @ 2016-03-10 09:44 pengdada 阅读(3104) 评论(0) 推荐(0)

FPGA 竞争与冒险

摘要：一，概念在数字电路设计时，无论是组合、时序，还是FPGA电路中，都需要考虑竞争冒险现象（Race and Competition）。竞争：由于信号在传输和处理过程中经过不同的逻辑门、触发器或逻辑单元时产生时差，造成信号的原变量和反变量状态改变的时刻不一致，这种现象称为竞争（Race）。冒险：由阅读全文

posted @ 2016-03-09 17:32 pengdada 阅读(4773) 评论(0) 推荐(0)

锁存器 Latch v.s. 触发器 Flip-Flop

摘要：转载 http://guqian110.github.io/pages/2014/09/23/latch_versus_flip_flop.html 根据 Wiki: Flip-flop (electronics) 上的介绍 In electronics, a flip-flop or latch 阅读全文

posted @ 2016-03-09 09:58 pengdada 阅读(15946) 评论(0) 推荐(1)

What makes an inferred latch? how To avoid creating inferred latches? when do you know you need latches?

摘要：What makes an inferred latch?For combinatorial logic, the output of the circuit is a function of input only and should not contain any memory or inter 阅读全文

posted @ 2016-03-09 09:31 pengdada 阅读(980) 评论(0) 推荐(0)

why latches are considered bad?

摘要：A "latch" is different from a "Flip-Flop" in that a FF only changes its output in response to a clock edge. A latch can change its output in response 阅读全文

posted @ 2016-03-09 08:42 pengdada 阅读(258) 评论(0) 推荐(0)

verilog学习五点经验分享

摘要：1.规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从阅读全文

posted @ 2016-03-03 12:36 pengdada 阅读(2543) 评论(0) 推荐(0)

Verilog数组表示及初始化

摘要：(转)Verilog数组表示及初始化这里的内存模型指的是内存的行为模型。Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下： reg [wordsize : 0] 阅读全文

posted @ 2016-03-01 16:23 pengdada 阅读(13605) 评论(0) 推荐(0)

Image Sub-pixel interpolation by Verilog

摘要：bilinear interpolation -------------------------------------------------------- input a0 a1 b0 b1 ---------------------------------------------------- 阅读全文

posted @ 2016-02-18 21:55 pengdada 阅读(913) 评论(0) 推荐(0)

understanding of Pipe line & Timing Logic

摘要：///////////////////////////////////////////////////////////////////////////////// module vlg_add(input clk,output [7:0]a,output [7:0]b,output [7:0]c,o 阅读全文

posted @ 2016-02-12 10:14 pengdada 阅读(175) 评论(0) 推荐(0)

GrayCode for state machine

摘要：How & Why use Gray Code A gray counter is a binary counter where only one bit changes at a time. Gray code is mostly used to send values across clock 阅读全文

posted @ 2016-02-05 11:17 pengdada 阅读(229) 评论(0) 推荐(0)

FPGA, Float 32bit, multiplyier by Verilog

摘要：1, FPGA device, using three 18bit x 18 bit multiplier to implement 32bit float multiplier 2, comparing to Altera float multiplyer IP (1) just half of 阅读全文

posted @ 2016-02-04 09:16 pengdada 阅读(643) 评论(0) 推荐(0)

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